英特尔® Agilex™ 7 FPGA和SoC器件概述

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ID 683458
日期 1/10/2023
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1. 英特尔 Agilex 7 FPGA和SoC的概述 2. 英特尔 Agilex 7 FPGA和SoC系列规划 3. 第二代英特尔 Hyperflex 内核架构 4. 英特尔 Agilex 7 FPGA和SoC中的自适应逻辑模块 5. 英特尔 Agilex 7 FPGA和SoC中的内部嵌入式存储器 6. 英特尔 Agilex 7 FPGA和SoC中的精度可调DSP 7. 英特尔 Agilex 7 FPGA和SoC中的内核时钟网络 8. 英特尔 Agilex 7 FPGA和SoC中的通用I/O 9. 英特尔 Agilex 7 FPGA和SoC中的I/O PLL 10. 英特尔 Agilex 7 FPGA和SoC中的外部存储器接口 11. 英特尔 Agilex 7 SoC中的硬核处理器系统 12. 英特尔 Agilex 7 FPGA和SoC中的异构3D SiP收发器 13. 英特尔 Agilex 7 FPGA和SoC M系列中的异构3D堆栈式HBM2E DRAM存储器 14. 英特尔 Agilex 7 FPGA和SoC F系列和I系列中的高性能加密模块 15. 英特尔 Agilex 7 FPGA和SoC的使用 PCIe* 通过协议配置 16. 英特尔 Agilex 7 FPGA和SoC中的器件配置和SDM 17. 英特尔 Agilex 7 FPGA和SoC的部分和动态配置 18. 英特尔 Agilex 7 FPGA和SoC的器件安全性 19. 英特尔 Agilex 7 FPGA和SoC中的SEU错误检测和纠正 20. 英特尔 Agilex 7 FPGA和SoC的电源管理 21. 用于英特尔 Agilex 7 FPGA和SoC的英特尔 软件和工具 22. 英特尔 Agilex 7 FPGA和SoC器件概述的修订历史
1. 英特尔 Agilex 7 FPGA和SoC的概述 x
1.1. 英特尔 Agilex 7 FPGA和SoC中的主要功能和创新 1.2. 英特尔 Agilex 7 FPGA和SoC结构图 1.3. 英特尔 Agilex 7 FPGA和SoC特性汇总 1.4. 英特尔 Agilex 7 SoC的额外功能
2. 英特尔 Agilex 7 FPGA和SoC系列规划 x
2.1. 英特尔 Agilex 7 FPGA和SoC F系列 2.2. 英特尔 Agilex 7 FPGA和SoC I系列 2.3. 英特尔 Agilex 7 FPGA和SoC M系列 2.4. 可用选项
10. 英特尔 Agilex 7 FPGA和SoC中的外部存储器接口 x
10.1. 外部存储器接口性能 10.2. 硬核储存控制器的特性
12. 英特尔 Agilex 7 FPGA和SoC中的异构3D SiP收发器 x
12.1. E-Tile收发器 12.2. P-Tile收发器 12.3. F-Tile收发器 12.4. R-Tile收发器
12.1. E-Tile收发器 x
12.1.1. E-Tile收发器中的PMA特性 12.1.2. E-Tile收发器中的PCS特性
1. 英特尔 Agilex 7 FPGA和SoC的概述
2. 英特尔 Agilex 7 FPGA和SoC系列规划
3. 第二代英特尔 Hyperflex 内核架构
4. 英特尔 Agilex 7 FPGA和SoC中的自适应逻辑模块
5. 英特尔 Agilex 7 FPGA和SoC中的内部嵌入式存储器
6. 英特尔 Agilex 7 FPGA和SoC中的精度可调DSP
7. 英特尔 Agilex 7 FPGA和SoC中的内核时钟网络
8. 英特尔 Agilex 7 FPGA和SoC中的通用I/O
9. 英特尔 Agilex 7 FPGA和SoC中的I/O PLL
10. 英特尔 Agilex 7 FPGA和SoC中的外部存储器接口
11. 英特尔 Agilex 7 SoC中的硬核处理器系统
12. 英特尔 Agilex 7 FPGA和SoC中的异构3D SiP收发器
13. 英特尔 Agilex 7 FPGA和SoC M系列中的异构3D堆栈式HBM2E DRAM存储器
14. 英特尔 Agilex 7 FPGA和SoC F系列和I系列中的高性能加密模块
15. 英特尔 Agilex 7 FPGA和SoC的使用 PCIe* 通过协议配置
16. 英特尔 Agilex 7 FPGA和SoC中的器件配置和SDM
17. 英特尔 Agilex 7 FPGA和SoC的部分和动态配置
18. 英特尔 Agilex 7 FPGA和SoC的器件安全性
19. 英特尔 Agilex 7 FPGA和SoC中的SEU错误检测和纠正
20. 英特尔 Agilex 7 FPGA和SoC的电源管理
21. 用于英特尔 Agilex 7 FPGA和SoC的英特尔 软件和工具
22. 英特尔 Agilex 7 FPGA和SoC器件概述的修订历史

11. 英特尔 Agilex 7 SoC中的硬核处理器系统

英特尔 Agilex 7 SoC硬核处理器系统(HPS)由多核 Arm* 处理器组成。此外，HPS还增加了一个用于实现全系统的硬件虚拟化的系统存储器管理单元。

随着HPS架构的改进，英特尔 Agilex 7 SoC可以满足当前和未来嵌入式市场的要求，包括：

  • 无线和有线通信
  • 数据中心加速
  • 众多的军事应用
  • 各种工业应用

F系列、I系列和M系列SoC的HPS包含一个四核 Arm* Cortex* -A53，使您能够很容易地从英特尔 Stratix 10 SoC移植现有的SoC设计。

图 13.  英特尔 Agilex 7 SoC HPS结构图


表 28.   英特尔 Agilex 7 SoC的主要功能汇总
功能 描述
处理器单元
  • 四核 Arm* Cortex* -A53 MPCore* 处理器单元。
    • 高达1.4 GHz的CPU频率
      • 2.3 MIPS/MHz指令效率
      • 在1.4 GHz时，总性能为13,800 MIPS
    • Arm* v8-A架构
  • 运行64位和32位 Arm* 指令
  • 16位和32位Thumb指令，使存储器占用空间减少30%
  • 采用8位 Java* 字节码的 Arm* Jazelle* 运行时编译目标(RCT)执行架构
  • 具有动态分支预测的超标量、可变长度、无序流水线(out-of-order pipeline)
  • 改进的 Arm* Neon* 媒体处理引擎
  • 单精度和双精度浮点单元
  • Arm* CoreSight* 调试和追踪技术
系统存储器管理单元
  • 实现统一的存储器模型
  • 将硬件虚拟化扩展到在FPGA架构中实现的外设
高速缓存一致性单元 在整个系统中传播存储在高速缓存中的共享数据的变化，为协同处理单元提供I/O一致性。
高速缓存存储器
  • L1高速缓存：
    • 带奇偶校验的32 KB L1 I-高速缓存
    • 带ECC的32 KB L1 D-高速缓存
    • 奇偶校验
  • L2高速缓存：
    • 共享的1MB
    • 8路集合关联(8-way set associative)
    • SEU保护，包括对TAG ram的奇偶校验和对数据RAM的ECC
    • 高速缓存锁定支持
片上存储器 256 KB片上RAM
外部SDRAM和HPS的闪存接口 硬核存储控制器
  • 支持高达3200 Mbps的DDR4
  • 40位(32位 + 8位 ECC)
  • 某些封装支持72位 (64位 + 8位ECC)
  • ECC支持，包括计算、纠错、回写校正和错误计数器
  • 对单个SDRAM突发进行软件可配置的优先级调度
  • 对所有 JEDEC* 特定的时序参数的完全可编程的时序参数支持
  • 连接到硬核存储控制器的多端口前端(MPFE)接口，对连接到FPGA架构的接口支持 AMBA* 4 AXI QoS
NAND闪存控制器
  • 基于集成描述符的DMA控制器
  • 可编程的硬件ECC支持
  • 支持8位和16位闪存器件
  • 支持ONFI 1.0规范
SD/SDIO/MMC控制器
  • 基于集成描述符的DMA控制器
  • 支持CE-ATA数字指令
  • 支持eMMC 5.0版本
  • 50 MHz操作频率
DMA控制器
  • 八个通道
  • 支持高达32个外设握手接口
通信接口控制器 Ethernet MAC
  • 三个Ethernet MAC，支持10 Mbps、100 Mbps和1 Gbps，集成了DMA
  • Ethernet标准：
    • 用于精确的联网时钟同步的IEEE 1588-2002和IEEE 1588-2008标准
    • 用于接收帧的IEEE 802.1Q VLAN标志检测
  • Ethernet接口：
    • 支持RGMII和RMII外部PHY接口
    • 通过标准FPGA I/O支持MII和GMII操作模式
    • 通过使用MII到RMII适配器支持RMII模式
    • 通过使用GMII到RGMII适配器支持RGMII操作模式
    • 通过使用GMII到SGMII适配器支持SGMII操作模式
USB 2.0 OTG
  • 两个包含DMA的USB OTG控制器
  • 双角色器件(器件和主机功能)
    • 高速(480 Mbps)
    • 全速(12 Mbps)
    • 低速(1.5 Mbps)
    • 支持USB 1.1 (全速和低速)
  • 基于集成描述符的分散-聚集DMA
  • 支持外部ULPI PHY
  • 高达16个双向端点，包括控制端点
  • 高达16个主机通道
  • 支持通用根集线器
  • 可配置成USB OTG 1.3和USB OTG 2.0模式
I2C
  • 五个I2C控制器，其中三个可被Ethernet MAC用于MIO到外部PHY
  • 支持100 Kbps和400 Kbps模式
  • 支持7位和10位寻址模式
  • 支持master和slave操作模式
UART
  • 两个UART 16550兼容的控制器
  • 高达115.2 kilobaud的可编程的波特率
SPI
  • 四个SPI (两个master，两个slave)
  • 支持全双工和半双工
计时器
  • 四个通用计时器
  • 四个看门狗计时器
I/O
  • 48个HPS direct I/O允许HPS外设直接连接到I/O
  • 最多两个FPGA架构I/O bank可分配给HPS用于HPS DDR访问
与逻辑内核的互连 HPS到FPGA桥接
  • 允许HPS总线master访问FPGA架构中的总线slave
  • 可配置的32位、64位或者128位 AMBA* AXI数据接口支持到FPGA架构的高带宽HPS master传输
HPS到SDM和SDM到HPS桥接 允许HPS到达SDM模块，并允许SDM引导HPS
轻型HPS到FPGA桥接 轻型32位 AMBA* AXI接口，适用于从HPS到FPGA架构中软核外设的低带宽寄存器访问
FPGA到HPS桥接
  • 可配置的128位、256位或者512位ACE-Lite接口
  • 针对HPS的高达256位的FPGA到HPS接口
  • 针对DDR的高达512位的FPGA到HPS接口
二级标题