JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南

下载 PDF
ID 683357
日期 11/22/2021
Public
文档目录
文档目录 x
1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南 2. JESD204C Intel® FPGA IP设计实例快速入门指南 3. JESD204C设计实例的详细描述 4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档 5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
2. JESD204C Intel® FPGA IP设计实例快速入门指南 x
2.1. 设计实例结构图 2.2. 硬件和软件要求 2.3. 生成设计 2.4. 编译和仿真设计 2.5. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. JESD204C设计实例的详细描述 x
3.1. 系统组件 3.2. JESD204C设计实例时钟和复位 3.3. JESD204C设计实例信号 3.4. JESD204C设计实例控制寄存器 3.5. 系统控制台设计实例的硬件测试
3.1. 系统组件 x
3.1.1. JTAG到 Avalon® 主桥接 3.1.2. 并行I/O（PIO）内核 3.1.3. SPI主模块 3.1.4. SYSREF生成器 3.1.5. 模式生成器和检查器
3.5. 系统控制台设计实例的硬件测试 x
3.5.1. 电路板连接
1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南
2. JESD204C Intel® FPGA IP设计实例快速入门指南
3. JESD204C设计实例的详细描述
4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档
5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

3.1.4. SYSREF生成器

SYSREF使用JESD204C接口，是数据转换器的关键时序信号。

本设计实例中的SYSREF生成器仅用于双工JESD204C IP链路初始化演示目的。在JESD204C subclass 1系统级应用程序中，必须从与器件时钟相同的源生成SYSREF。

对于JESD204C IP，SYSREF控制寄存器的SYSREF乘法器（SYSREF_MULP）定义SYSREF周期，它是E参数的n个整数倍。

必须确保E*SYSREF_MULP ≤16。例如，如果E=1，则SYSREF_MULP的合法设置必须在1–16以内；如果E=3，则SYSREF_MULP的合法设置必须在1–5以内。

注： 如果您的SYSREF_MULP设置超出范围，则SYSREF生成器会将该设置修复为SYSREF_MULP=1。

您可以通过JESD204C Intel® FPGA IP参数编辑器中的Example Design选项卡选择您需要SYSREF类型为一次性脉冲，周期性或者间隙周期性。

表 10.  周期性和间隙周期性SYSREF计数器实例
E SYSREF_MULP SYSREF PERIOD

(E*SYSREF_MULP*16)

 可编程占空比 描述
1 1 16 1..15 间隙周期性
1 1 16 Auto (8) 周期性
1 2 32 1..31 间隙周期性
1 2 32 16 周期性
1 3 48 1..47 间隙周期性
1 3 48 Auto (24) 周期性
1 16 256 1..255 间隙周期性
1 16 256 Auto (128) 周期性
2 1 32 1..31 间隙周期性
2 1 32 16 周期性
2 2 64 1..31 间隙周期性
2 2 64 Auto (32) 周期性
2 3 96 1..95 间隙周期性
2 3 96 Auto (48) 周期性
2 8 256 1..255

间隙周期性

E*SYSREF_MULP <=16
2 8

(Illegal<9..16>)

 256 Auto (128) 周期性
注： 如果分配了非法的SYSREF_MULP值，SYSREF周期默认为32。
16 1

Illegal<2..16>

 256 1..255

间隙周期性

E*SYSREF_MULP <=16
表 11.  SYSREF控制寄存器如果寄存器设置与您生成设计实例时指定的设置不同，您可以动态重新配置SYSREF控制寄存器。在JESD204C Intel® FPGA IP退出复位之前先配置SYSREF寄存器。如果通过sysref_ctrl[7]寄存器位选择外部SYSREF生成器，则可以忽略SYSREF类型，乘法器，占空比和相位设置。
位 默认值 描述
sysref_ctrl[1:0]
  • 2‘b00: One-shot（一次性脉冲）
  • 2‘b01: Periodic（周期性）
  • 2'b10: Gapped periodic（间隙周期性）

SYSREF类型。

默认值取决于JESD204C Intel® FPGA IP参数编辑器的Example Design选项卡中SYSREF模式设置。

sysref_ctrl[6:2] 5'b00000

SYSREF乘法器。

该SYSREF_MULP字段适用于周期性和间隙周期性SYSREF类型。

必须配置乘法器值以确保JESD204C IP退出复位以前，E*SYSREF_MULP值在1到16之间。如果E*SYSREF_MULP值超出该范围，则乘数值默认为5'b00001。

例如:

如果E =1，写5'b10000到sysref_ctrl[6:2]来设置SYSREF_MULP十进制值为16。

sysref_ctrl[7]
  • 双工数据路径：1'b1
  • 单工TX或RX数据路径：1'b0

SYSREF选择。

默认值取决于JESD204C Intel® FPGA IP参数编辑器的Example Design选项卡中SYSREF模式设置。

  • 0: 外部SYSREF
  • 1: 内部SYSREF
sysref_ctrl[15:8] 8'h00

SYSREF类型为周期性或间隙周期性时的SYSREF占空比。

必须在JESD204C IP退出复位之前配置占空比。

最大值= (E*SYSREF_MULP*16)-1

例如：

50%占空比= (E*SYSREF_MULP*16)/2

如果您不配置该寄存器字段，则占空比默认为50%。

sysref_ctrl[16] 1'b0

SYSREF相位（用于sysref_out输出端口）。

  • 0: 正边沿
  • 1: 负边沿
sysref_ctrl[17] 1'b0

SYSREF类型为一次性脉冲时的手动控制。

  • 写入1将SYSREF信号设置为高电平。
  • 写入0将SYSREF信号设置为低电平。

您需要写入一个“1”然后写入一个“0”来创建一次性脉冲模式的SYSREF脉冲。

sysref_ctrl[31:18] 任意值 保留。
二级标题