JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南

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ID 683357
日期 11/22/2021
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文档目录
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1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南 2. JESD204C Intel® FPGA IP设计实例快速入门指南 3. JESD204C设计实例的详细描述 4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档 5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
2. JESD204C Intel® FPGA IP设计实例快速入门指南 x
2.1. 设计实例结构图 2.2. 硬件和软件要求 2.3. 生成设计 2.4. 编译和仿真设计 2.5. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. JESD204C设计实例的详细描述 x
3.1. 系统组件 3.2. JESD204C设计实例时钟和复位 3.3. JESD204C设计实例信号 3.4. JESD204C设计实例控制寄存器 3.5. 系统控制台设计实例的硬件测试
3.1. 系统组件 x
3.1.1. JTAG到 Avalon® 主桥接 3.1.2. 并行I/O（PIO）内核 3.1.3. SPI主模块 3.1.4. SYSREF生成器 3.1.5. 模式生成器和检查器
3.5. 系统控制台设计实例的硬件测试 x
3.5.1. 电路板连接
1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南
2. JESD204C Intel® FPGA IP设计实例快速入门指南
3. JESD204C设计实例的详细描述
4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档
5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

3.1.2. 并行I/O（PIO）内核

带有 Avalon® 接口的并行输入/输出（PIO）内核提供 Avalon® 存储器映射从端口和通用I/O端口间的存储器映射接口。I/O端口要么连接到片上用户逻辑，要么连接到与FPGA外部器件相连的I/O管脚。

图 8. PIO内核带有输入端口，输出端口和IRQ支持默认情况下，Platform Designer组件禁用Interrupt Service Line (IRQ).

PIO I/O端口在顶层HDL文件中分配（io_status用于输入端口，io_control用于输出端口）。

以下表格描述状态和控制I/O端口到开发套件上DIP开关和LED的信号连接。

表 9.  PIO内核I/O端口
端口 位 信号
Out_port 0 USER_LED SPI编程完成
31:1 保留
In_port 0 USER_DIP内部串行环回使能

Off = 1

On = 0
1 USER_DIP FPGA生成的SYSREF使能

Off = 1

On = 0
31:2 保留。
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