JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南

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ID 683357
日期 11/22/2021
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文档目录
文档目录 x
1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南 2. JESD204C Intel® FPGA IP设计实例快速入门指南 3. JESD204C设计实例的详细描述 4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档 5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
2. JESD204C Intel® FPGA IP设计实例快速入门指南 x
2.1. 设计实例结构图 2.2. 硬件和软件要求 2.3. 生成设计 2.4. 编译和仿真设计 2.5. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. JESD204C设计实例的详细描述 x
3.1. 系统组件 3.2. JESD204C设计实例时钟和复位 3.3. JESD204C设计实例信号 3.4. JESD204C设计实例控制寄存器 3.5. 系统控制台设计实例的硬件测试
3.1. 系统组件 x
3.1.1. JTAG到 Avalon® 主桥接 3.1.2. 并行I/O（PIO）内核 3.1.3. SPI主模块 3.1.4. SYSREF生成器 3.1.5. 模式生成器和检查器
3.5. 系统控制台设计实例的硬件测试 x
3.5.1. 电路板连接
1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南
2. JESD204C Intel® FPGA IP设计实例快速入门指南
3. JESD204C设计实例的详细描述
4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档
5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

2.3.2. 目录结构

JESD204C设计实例目录中包含用于本设计实例的生成文件。
图 3.  JESD204C Intel® Stratix® 10 设计实例的目录结构
注： Intel® Stratix® 10 E-tile器件不支持Aldec Riviera-PRO* 仿真器。
表 7.  目录文件
文件夹 文件
ed/rtl
  • du
    • intel_j204c_ed_rx_tx.sv (顶层HDL文件)
    • intel_j204c_ed_rx_tx.sdc
    • J204c_rx_tx_ip.qsys
    • j204c_rx_tx_ss.qsys
    • altera_s10_user_rst_clkgate_0.ip
    • intel_j204c_se_outbuf_1bit.ip
  • rx
    • intel_j204c_ed_rx.sv (顶层HDL文件)
    • intel_j204c_ed_rx.sdc
    • j204c_rx_ip.qsys
    • j204c_rx_ss.qsys
    • altera_s10_user_rst_clkgate_0.ip
    • intel_j204c_se_outbuf_1bit.ip
  • tx
    • intel_j204c_ed_tx.sv (顶层HDL文件)
    • intel_j204c_ed_tx.sdc
    • j204c_tx_ip.qsys
    • j204c_tx_ss.qsys
    • altera_s10_user_rst_clkgate_0.ip
    • intel_j204c_se_outbuf_1bit.ip
simulation/models
  • tb_top.sv
simulation/cadence
  • cadence_sim.sh
  • tb_top_wave.tcl
simulation/mentor
  • modelsim_sim.tcl
  • tb_top_waveform.do
simulation/synopsys
  • vcs
    • vcs_sim.sh
    • tb_top_wave_ed.do
  • vcsmx
    • vcsmx_sim.sh
    • tb_top_wave_ed.do
simulation/xcelium
  • xcelium_sim.sh
  • tb_top_wave.tcl
simulation/setup_scripts/common
  • modelsim_files.tcl
  • vcs_files.tcl
  • vcsmx_files.tcl
  • xcelium_files.tcl
simulation/setup_scripts/cadence
  • cds.lib
  • hdl.var
  • <cds_libs folder>
simulation/setup_scripts/mentor
  • msim_setup.tcl
simulation/setup_scripts/synopsys
  • vcs
    • vcs_setup.sh
  • vcsmx
    • vcsmx_setup.sh
    • synopsys_sim.setup
simulation/setup_scripts/xcelium
  • xcelium_setup.sh
  • cds.lib
  • hdl.var
  • <cds_libs folder>
二级标题