2021.11.22 |
21.3 |
1.1.0 |
更新了编译和测试设计,在其中添加有关使用Tcl脚本运行硬件测试的有关信息。 |
2021.11.01 |
21.3 |
1.1.0 |
更新了 JESD204C Intel® Stratix® 10 FPGA IP设计实例快速入门指南章节:
- 添加了对 Questa* 仿真器的支持。
- 删除了对NCSim仿真器的参考内容。
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2021.01.07 |
20.4 |
1.1.0 |
- 更新了编译和测试设计和电路板连接部分,将通过绑定和非绑定模式配置的设计实例更新为最新信息。
- 在表格: 时钟设置中删除了时钟控制GUI列。
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2020.10.05 |
20.3 |
1.1.0 |
- 在编译和测试设计和电路板连接部分中更新了 Intel® Stratix® 10 E-tile器件电路板信息的变更。
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2020.04.20 |
19.4 |
1.1.0 |
- 更新了编译和测试设计部分,将时钟设置的内容更新为最新信息。
- 更新了电路板连接部分,将refclk_core和mgmt_clk端口的信息更新到最新。
- 更新了JESD204C设计实例控制寄存器部分中对tst_ctl寄存器的描述和对设计实例参数部分中测试模式参数的描述。从 Intel® Quartus® Prime Pro Edition软件版本19.3开始,您不能再使用test control寄存器的[1:0]位更改PRBS模式。请改用Test pattern参数。
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2019.12.16 |
19.4 |
1.1.0 |
- 更新了关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南部分中的相关文档链接,首字母缩略词,词汇表和符号列表。
- 更新了目录结构部分中的文件和文件夹。
- 对编译和仿真设计部分中的 ModelSim* 仿真器添加了替换命令。
- 编辑了JESD204C设计实例结构图,从中删除了多链路实现设计实例结构图部分。未来发布的版本中将支持多链路实现。
- 编辑了以下部分中的信息以便更加清晰。
- JTAG to Master Bridge
- Parallel I/O (PIO) Core
- SPI Master
- SYSREF Generator
- Pattern Generator and Checker
- 编辑了 JESD204C设计实例时钟和复位部分中对设计实例时钟和复位的描述和时序图。
- 编辑了 JESD204C设计实例控制寄存器部分中对设计实例寄存器的描述。
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2019.08.01 |
19.2 |
1.0.0 |
首次发布。 |