JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南

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ID 683357
日期 11/22/2021
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文档目录
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1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南 2. JESD204C Intel® FPGA IP设计实例快速入门指南 3. JESD204C设计实例的详细描述 4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档 5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
2. JESD204C Intel® FPGA IP设计实例快速入门指南 x
2.1. 设计实例结构图 2.2. 硬件和软件要求 2.3. 生成设计 2.4. 编译和仿真设计 2.5. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. JESD204C设计实例的详细描述 x
3.1. 系统组件 3.2. JESD204C设计实例时钟和复位 3.3. JESD204C设计实例信号 3.4. JESD204C设计实例控制寄存器 3.5. 系统控制台设计实例的硬件测试
3.1. 系统组件 x
3.1.1. JTAG到 Avalon® 主桥接 3.1.2. 并行I/O（PIO）内核 3.1.3. SPI主模块 3.1.4. SYSREF生成器 3.1.5. 模式生成器和检查器
3.5. 系统控制台设计实例的硬件测试 x
3.5.1. 电路板连接
1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南
2. JESD204C Intel® FPGA IP设计实例快速入门指南
3. JESD204C设计实例的详细描述
4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档
5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

3.2. JESD204C设计实例时钟和复位

JESD204C设计实例有一组时钟和复位信号。
表 14.  设计实例时钟
时钟信号 方向 描述
mgmt_clk 输入 LVDS差分时钟，频率为100 MHz。
refclk_xcvr 输入 收发器参考时钟，频率为PLL Selection
refclk_core 输入 内核参考时钟，与refclk_xcvr频率相同。
in_sysref 输入 SYSREF信号。

最大SYSREF频率为数据速率/(66x32xE)。

sysref_out 输出

txlink_clk

rxlink_clk

内部 TX和RX链路时钟，频率为数据速率/132。

txframe_clk

rxframe_clk

内部
  • TX和RX帧时钟，频率为数据速率/33（FCLK_MULP=4）。
  • TX和RX帧时钟，频率为数据速率/66（FCLK_MULP=2）。
  • TX和RX帧时钟，频率为数据速率/132（FCLK_MULP=1）。

tx_fclk

rx_fclk

内部
  • TX和RX相位时钟，频率为数据速率/132，占空比25% (FCLK_MULP=4)。
  • TX和RX相位时钟，频率为数据速率/132（FCLK_MULP=2）。
  • FCLK_MULP=1时，TX和RX相位时钟始终是高电平（1'b1）
spi_SCLK 输出 SPI波特率（baud rate）时钟，频率为20 MHz。

当您在将该设计实例加载到FPGA器件中时，一个内部ninit_done事件可确保“JTAG to Avalon Master”桥接以及其他所有块都处于复位状态。

SYSREF生成器具有独立的复位来为txlink_clk和rxlink_clk时钟注入有意的异步关系。在仿真外部时钟芯片的SYSREF信号时会更加全面。

表 15.  设计实例复位
复位信号 方向 描述
global_rst_n 输入 所有块的全局复位按钮，“JTAG to Avalon® Master”桥除外。
ninit_done 内部 从“JTAG to Avalon® Master”桥的Reset Release IP的输出。
mgmt_rst_in_n 内部 复位各种IP的 Avalon® 存储器映射接口和复位定序器的输入：
  • j20c_reconfig_reset用于JESD204C IP双工Native PHY
  • spi_rst_n用于SPI主模块
  • pio_rst_n用于PIO状态和控制
  • 复位定序器0和1的reset_in0端口

global_rst_n，hw_rst或edctl_rst_n端口在mgmt_rst_in_n上置位复位。

j20c_tx_avs_rst_n

j20c_tx_avs_rst_n

内部 通过复位定序器0 reset_out0端口来复位JESD204C TX和RX IP Avalon® 存储器映射接口。mgmt_rst_in_n复位被置位时，这些接口复位。
edctl_rst_n 内部 ED Control块由“JTAG to Avalon® Master”桥复位。hw_rst和global_rst_n端口不会复位ED Control块。
sysref_rst_n 内部 使用复位定序器0 reset_out2端口复位ED Control块中的SYSREF生成器。如果内核PLL被锁定，则复位定序器0 reset_out2端口解除置位复位。

j204c_tx_phy_rst_n

j204c_rx_phy_rst_n

内部 通过置位mgmt_rst_in_n复位JESD204C IP中的收发器PHY。
  • 复位定序器0 reset_out1端口复位j204c_tx_phy_rst_n
  • 复位定序器1 reset_out0 端口复位j204c_rx_phy_rst_n
core_pll_rst 内部 通过复位定序器0 reset_out0端口复位内核PLL。当mgmt_rst_in_n复位被置位时，内核PLL复位。

j204c_tx_rst_n

j204c_rx_rst_n

内部 复位txlink_clk，rxlink_clk，txframe_clk和rxframe_clk域中的JESD204C链路和传输层。
  • 复位定序器0 reset_out5端口复位j204c_tx_rst_n。如果PLL被锁定则该复位被解除置位，并且tx_pma_ready和tx_ready信号被置位。
  • 复位定序器1 reset_out4端口复位j204c_rx_rst_n。如果内核PLL被锁定则该复位解除，并且rx_pma_ready和rx_ready信号被置位。
hw_rst 内部 通过对ED Control块的rst_ctl寄存器写入来置位和解除置位hw_rst。当hw_rst被置位时，mgmt_rst_in_n置位。
图 9. 设计实例复位的时序框图
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