JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南

下载 PDF
ID 683357
日期 11/22/2021
Public
文档目录
文档目录 x
1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南 2. JESD204C Intel® FPGA IP设计实例快速入门指南 3. JESD204C设计实例的详细描述 4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档 5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
2. JESD204C Intel® FPGA IP设计实例快速入门指南 x
2.1. 设计实例结构图 2.2. 硬件和软件要求 2.3. 生成设计 2.4. 编译和仿真设计 2.5. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. JESD204C设计实例的详细描述 x
3.1. 系统组件 3.2. JESD204C设计实例时钟和复位 3.3. JESD204C设计实例信号 3.4. JESD204C设计实例控制寄存器 3.5. 系统控制台设计实例的硬件测试
3.1. 系统组件 x
3.1.1. JTAG到 Avalon® 主桥接 3.1.2. 并行I/O（PIO）内核 3.1.3. SPI主模块 3.1.4. SYSREF生成器 3.1.5. 模式生成器和检查器
3.5. 系统控制台设计实例的硬件测试 x
3.5.1. 电路板连接
1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南
2. JESD204C Intel® FPGA IP设计实例快速入门指南
3. JESD204C设计实例的详细描述
4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档
5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

2.3.1. 设计实例参数

JESD204C Intel® FPGA IP参数编辑器包含的Example Design选项卡，供您在生成设计实例之前指定具体参数。
表 6.  设计实例选项卡中的参数
参数 选项 描述
Select Design
  • System Console Control
  • None
 选择通过系统控制台访问设计实例数据路径的系统控制台控制。
Simulation On, Off 打开此选项以供IP生成仿真测试台的必要文件。
Synthesis On, Off 打开此选项以便IP生成用于 Intel® Quartus® Prime编译和硬件演示的必要文件。
HDL format（用于仿真） Verilog only 选择HDL格式的RTL文件进行仿真。
HDL format（用于综合） Verilog only 选择HDL格式的RTL文件进行综合。
Generate 3-wire SPI module On, Off

开启此选项使能3-wire SPI接口，而非4-wire接口。
Sysref mode
  • One-shot
  • Periodic
  • Gapped periodic

根据您的设计要求和时序灵活性，选择是否需要SYSREF对齐为一次性脉冲模式、周期性模式或是间隙周期性模式。

  • One-shot（一次性）—选择该选项使能SYSREF成为一次性脉冲模式。sysref_ctrl[17]寄存器位的值为0。在JESD204C IP复位解除置位后，将sysref_ctrl[17]寄存器的值从0改为1，然后再更改为0，实现一次性SYSREF脉冲。
  • Periodic（周期性模式）—周期性模式中的SYSREF有50:50占空比。SYSREF周期是E*SYSREF_MULP。
  • Gapped periodic（间隙周期性模式）—SYSREF具有一个链路时钟周期粒度的可编程占空比。SYSREF周期性模式是E*SYSREF_MULP。对于超出范围的占空比设置，SYSREF生成时钟应该自动推断50:50占空比。
请参阅SYSREF生成器了解有关SYSREF周期的更多信息。
Select board
  • None
  • S10 TX SI Devkit（ Intel® Stratix® 10 TX信号完整性开发套件）
为设计实例选择电路板。
  • None：该选项不包括设计实例的硬件方面。所有管脚分配都将设置为虚拟管脚。
  • Intel® Stratix® 10 TX Signal Integrity Development Kit：该选项自动选择工程目标器件，来符合开发板上的器件。如果您的电路板版本上默认目标器件具有不同等级，就可通过下方的Change Target Device参数更改器件等级。所有管脚分配根据开发套件设置。
Test pattern
  • PRBS-7
  • PRBS-9
  • PRBS-15
  • PRBS-23
  • Ramp

选择模式生成器和检查器测试模式，可选择斜坡或者从PRBS模式选项中选择一个。

PRBS选项是一些常用的多项式等级。
注： 要切换PRBS多项式选项，可更改此参数，然后生成并重新编译设计实例。

如果您选择PRBS模式，则模式检查器认为JESD204C RX IP完成偏移校正对齐后加扰seed会自行同步。

如果选择斜坡模式，则每个转换器（M）的第一个有效数据样本作为初始值加载。后续数据样本值必须在每个时钟周期内增加1直到最大值，然后翻转到0。例如，当S=1，N=16和WIDTH_MULP = 2时，每转换器数据宽度为S*WIDTH_MULP*N=32。最大数据样本值为0xFFFF。

斜坡模式检查器验证是否所有转化器中接收到相同的模式。
Enable internal serial loopback (Simulation) On, Off 开启该选项使能内部串行环回。如果您开启该选项，RX路径会从FPGA内部的TX路径获得串行输入。
Enable command channel pattern (Simulation) On, Off 开启该项使能命令通道模式。
二级标题