JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南

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ID 683357
日期 11/22/2021
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1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南 2. JESD204C Intel® FPGA IP设计实例快速入门指南 3. JESD204C设计实例的详细描述 4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档 5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
2. JESD204C Intel® FPGA IP设计实例快速入门指南 x
2.1. 设计实例结构图 2.2. 硬件和软件要求 2.3. 生成设计 2.4. 编译和仿真设计 2.5. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. JESD204C设计实例的详细描述 x
3.1. 系统组件 3.2. JESD204C设计实例时钟和复位 3.3. JESD204C设计实例信号 3.4. JESD204C设计实例控制寄存器 3.5. 系统控制台设计实例的硬件测试
3.1. 系统组件 x
3.1.1. JTAG到 Avalon® 主桥接 3.1.2. 并行I/O（PIO）内核 3.1.3. SPI主模块 3.1.4. SYSREF生成器 3.1.5. 模式生成器和检查器
3.5. 系统控制台设计实例的硬件测试 x
3.5.1. 电路板连接
1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南
2. JESD204C Intel® FPGA IP设计实例快速入门指南
3. JESD204C设计实例的详细描述
4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档
5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

2.1. 设计实例结构图

图 2.  JESD204C设计实例高级结构框图

此设计实例包括下列模块：

  • Platform Designer系统
    • JESD204C Intel® FPGA IP
    • JTAG到Avalon主桥
    • 并行I/O (PIO) 控制器
    • Serial Port Interface (SPI)—主模块
    • 内核PLL
    • SYSREF生成器
  • 模式（Pattern）生成器
  • 模式（Pattern）检查器
  • IOPLL
表 5.  设计实例模块
组件 描述
Platform Designer system

Platform Designer系统例化JESD204C IP数据路径同时支持各种外设。

JESD204C Intel® FPGA IP 该Platform Designer子系统包含通过双工PHY一起例化的TX和RX JESD204C IP。

JTAG to Avalon Master bridge

该桥接通过JTAG接口提供系统控制台主机访问设计中的存储器映射IP。

Parallel I/O (PIO) controller

该控制器提供的存储器映射接口可用于采样和驱动通用I/O端口。

SPI master

 该模块负责将配置数据串行传输到转换器端SPI接口。

SYSREF generator

SYSREF生成器使用链路时钟作为参考时钟，并为JESD204C IP生成SYSREF脉冲。

注： 本设计实例使用SYSREF生成器演示双工JESD204C IP链路初始化。在JESD204Csubclass 1系统级应用程序中，您必须从与器件时钟相同的源生成SYSREF。

Pattern generator

模式生成器生成PRBS或斜坡模式。

Pattern checker

模式检查器验证接收到的PRBS或斜坡模式，并在发现失配的数据样本时标记为错误。

IOPLL

 该设计实例使用IOPLL生成用户时钟以将数据发送到JESD204C IP中。
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