JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南

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ID 683357
日期 11/22/2021
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1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南 2. JESD204C Intel® FPGA IP设计实例快速入门指南 3. JESD204C设计实例的详细描述 4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档 5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
2. JESD204C Intel® FPGA IP设计实例快速入门指南 x
2.1. 设计实例结构图 2.2. 硬件和软件要求 2.3. 生成设计 2.4. 编译和仿真设计 2.5. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. JESD204C设计实例的详细描述 x
3.1. 系统组件 3.2. JESD204C设计实例时钟和复位 3.3. JESD204C设计实例信号 3.4. JESD204C设计实例控制寄存器 3.5. 系统控制台设计实例的硬件测试
3.1. 系统组件 x
3.1.1. JTAG到 Avalon® 主桥接 3.1.2. 并行I/O（PIO）内核 3.1.3. SPI主模块 3.1.4. SYSREF生成器 3.1.5. 模式生成器和检查器
3.5. 系统控制台设计实例的硬件测试 x
3.5.1. 电路板连接
1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南
2. JESD204C Intel® FPGA IP设计实例快速入门指南
3. JESD204C设计实例的详细描述
4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档
5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

3.3. JESD204C设计实例信号

表 16.  系统接口信号
信号 方向 描述
时钟和复位
mgmt_clk 输入

100 MHz时钟用于系统管理。
refclk_xcvr 输入

PLL/CDR参考时钟用于收发器PHY。
refclk_core 输入

内核IP参考时钟。与refclk_xcvr使用相同时钟频率。

global_rst_n 输入

通过按钮控制的全局复位信号。该复位是一个低电平有效信号，该信号解除置位后与mgmt_clk的上升沿同步。

in_sysref 输入

SYSREF信号，来自外部SYSREF生成器，用于JESD204C Subclass 1实现。

sysref_out 输出

FPGA器件生成的JESD204C Subclass 1实现的SYSREF信号，仅用于设计实例链路初始化。

信号 方向 描述
SPI
spi_SS_n[2:0] 输出

低电平有效，SPI从选择信号。
spi_SCLK 输出

USB串行时钟
spi_sdio
注： Generate 3-Wire SPI Module选项使能时。
输入/输出

从主接口到外部从接口的输出数据。从外部从接口到主接口的输入数据。
spi_MISO
注： Generate 3-Wire SPI Module选项未使能时。
输入

外部从接口对主接口的输入数据。
spi_MOSI
注： Generate 3-Wire SPI Module选项未使能时。
输出

SPI主接口到外部从接口的输出数据。
信号 方向 描述
ADC/DAC
tx_serial_data[LINK*L-1:0] 输出

差分高速串行输出数据到DAC。该时钟被嵌入到串行数据流。
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0] 输入 从ADC来的差分高速串行输入数据。从串行数据流中恢复的时钟。
rx_serial_data_n[LINK*L-1:0]
信号 方向 描述
通用I/O
user_led[3:0] 输出

指示如下条件的状态：

  • [0]: SPI编程完成
  • [1]: TX链路错误
  • [2]: RX链路错误
  • [3]: 针对 Avalon® 流数据的模式检查器错误
user_dip[3:0] 输入

用户模式DIP交换机输入：

  • [0]: 内部串行环回使能
  • [1]: FPGA生成的SYSREF使能
  • [3:2]: 保留

信号

方向

描述
带外(OOB)和状态
rx_patchk_data_error[LINK-1:0]

输出

置位该信号时，指示模式检查器检测到错误。
rx_link_error[LINK-1:0]

输出

该信号置位时，指示JESD204C RX IP已置位中断。
tx_link_error[LINK-1:0]

输出

该信号置位时，指示JESD204C TX IP已置位中断。
emb_lock_out

输出

该信号置位时，指示JESD204C RX IP已实现EMB锁定。
sh_lock_out

输出

该信号置位时，指示JESD204C RX IP同步头已锁定。

信号

方向

描述
Avalon Streaming
rx_avst_valid[LINK-1:0]

输入

指示到应用程序层的转换器采样数据是否有效。

  • 0: 数据无效
  • 1: 数据有效
rx_avst_data[LINK-1:0][(TOTAL_SAMPLE*N)-1:0]

输入

转换器采样数据到应用层。
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