JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南

下载 PDF
ID 683357
日期 11/22/2021
Public
文档目录
文档目录 x
1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南 2. JESD204C Intel® FPGA IP设计实例快速入门指南 3. JESD204C设计实例的详细描述 4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档 5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
2. JESD204C Intel® FPGA IP设计实例快速入门指南 x
2.1. 设计实例结构图 2.2. 硬件和软件要求 2.3. 生成设计 2.4. 编译和仿真设计 2.5. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. JESD204C设计实例的详细描述 x
3.1. 系统组件 3.2. JESD204C设计实例时钟和复位 3.3. JESD204C设计实例信号 3.4. JESD204C设计实例控制寄存器 3.5. 系统控制台设计实例的硬件测试
3.1. 系统组件 x
3.1.1. JTAG到 Avalon® 主桥接 3.1.2. 并行I/O（PIO）内核 3.1.3. SPI主模块 3.1.4. SYSREF生成器 3.1.5. 模式生成器和检查器
3.5. 系统控制台设计实例的硬件测试 x
3.5.1. 电路板连接
1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南
2. JESD204C Intel® FPGA IP设计实例快速入门指南
3. JESD204C设计实例的详细描述
4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档
5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

3. JESD204C设计实例的详细描述

JESD204C设计实例演示使用环回模式的数据流功能。

可指定您选择的参数设置并生成设计实例。

该设计实例仅适用于双工模式下的Base和PHY变体。您可以选择仅Base或仅PHY变体，但该IP将生成Base和PHY的设计实例。

注： 某些高数据速率配置可能会导致时序错误。要避免时序错误，请考虑在JESD204C Intel® FPGA IP参数编辑器的Configurations选项卡下指定较低帧时钟频率乘法器（FCLK_MULP）值。

本章节内容
系统组件
JESD204C设计实例时钟和复位
JESD204C设计实例信号
JESD204C设计实例控制寄存器
系统控制台设计实例的硬件测试

二级标题