JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南

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ID 683357
日期 11/22/2021
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1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南 2. JESD204C Intel® FPGA IP设计实例快速入门指南 3. JESD204C设计实例的详细描述 4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档 5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
2. JESD204C Intel® FPGA IP设计实例快速入门指南 x
2.1. 设计实例结构图 2.2. 硬件和软件要求 2.3. 生成设计 2.4. 编译和仿真设计 2.5. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. JESD204C设计实例的详细描述 x
3.1. 系统组件 3.2. JESD204C设计实例时钟和复位 3.3. JESD204C设计实例信号 3.4. JESD204C设计实例控制寄存器 3.5. 系统控制台设计实例的硬件测试
3.1. 系统组件 x
3.1.1. JTAG到 Avalon® 主桥接 3.1.2. 并行I/O（PIO）内核 3.1.3. SPI主模块 3.1.4. SYSREF生成器 3.1.5. 模式生成器和检查器
3.5. 系统控制台设计实例的硬件测试 x
3.5.1. 电路板连接
1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南
2. JESD204C Intel® FPGA IP设计实例快速入门指南
3. JESD204C设计实例的详细描述
4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档
5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

3.5.1. 电路板连接

在选择的Intel开发套件中运行硬件测试时，请使用正确选择的目标开发套件生成设计实例。

请参阅生成设计中的指导说明。

注： 只有在双工数据通路模式（例如，同时具有TX和RX数据通路）下配置的JESD204C Intel® FPGA IP，才能以生成设计的原样对硬件进行测试。如果生成的是单工数据通路设计，则请自行修改设计后再运行硬件测试。
表 21.   Intel® Stratix® 10 TX信号完整性开发套件电路板连接性生成的设计中包含针对相关电路板的预分配管脚。下表描述所有支持的目标开发板关键设计端口的电路板连接性。
端口名称 端口描述 电路板组件 组件描述
global_rst_n 全局复位

S8

S8按钮
refclk_core Core PLL参考时钟输入

U3

Si5341时钟生成器（OUT3）
refclk_xcvr 收发器参考时钟输入 Engineering sample version board revision A (non-bonded channels)和Production version board revision B (non-bonded channels)

U3

Si5341时钟生成器 (OUT8)
生产版电路板B版本（绑定通道）

U3

Si5341时钟生成器（OUT4）
mgmt_clk 控制时钟

U3

Si5341时钟生成器（OUT2）(100 MHz)
tx_serial_data TX串行数据 Engineering sample version board revision A (non-bonded, up to 8 channels)

U32-1

Intel® Stratix® 10 E-tile banks - 8B (QSFP-DD 1x2)

Engineering sample version board revision A (non-bonded, 9–16 channels)

U32-1和U75-1

Intel® Stratix® 10 E-tile banks - 8B (QSFP-DD 1x2)

Production version board revision B (non-bonded, up to 16 channels)

J27D

 Intel® Stratix® 10 E-tile banks – 8B (FMC+ connector)
Production version board revision B (bonded, up to 4 channels)

U75-1

 Intel® Stratix® 10 E-tile banks – 9C (QSFP-DD 1x2 connector)
Production version board revision B (bonded, 5–8 channels)

U32-1和U75-1

 Intel® Stratix® 10 E-tile banks – 9C (QSFP-DD 1x2 connector)
rx_serial_data RX串行数据 Engineering sample version board revision A (non-bonded, up to 8 channels)

U32-1

Intel® Stratix® 10 E-tile banks - 8B (QSFP-DD 1x2)

Engineering sample version board revision A (non-bonded, 9–16 channels)

U32-1和U75-1

 Intel® Stratix® 10 E-tile banks - 8B (QSFP-DD 1x2)
Production version board revision B (non-bonded, up to 16 channels)

J27D

 Intel® Stratix® 10 E-tile banks – 8B (FMC+ connector)
Production version board revision B (bonded, up to 4 channels)

U75-1

 Intel® Stratix® 10 E-tile banks – 9C (QSFP-DD 1x2 connector)
Production version board revision B (bonded, 5–8 channels)

U32-1 and U75-1

 Intel® Stratix® 10 E-tile banks – 9C (QSFP-DD 1x2 connector)
user_led[0] GPIO- SPI编程完成

U39G

Banks 2 L/M/N ( G31)
user_dip[0] GPIO-内部串行环回使能

U39G

Banks 2 L/M/N ( G23)
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