JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南

下载 PDF
ID 683357
日期 11/22/2021
Public
文档目录
文档目录 x
1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南 2. JESD204C Intel® FPGA IP设计实例快速入门指南 3. JESD204C设计实例的详细描述 4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档 5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
2. JESD204C Intel® FPGA IP设计实例快速入门指南 x
2.1. 设计实例结构图 2.2. 硬件和软件要求 2.3. 生成设计 2.4. 编译和仿真设计 2.5. 编译和测试设计
2.3. 生成设计 x
2.3.1. 设计实例参数 2.3.2. 目录结构
3. JESD204C设计实例的详细描述 x
3.1. 系统组件 3.2. JESD204C设计实例时钟和复位 3.3. JESD204C设计实例信号 3.4. JESD204C设计实例控制寄存器 3.5. 系统控制台设计实例的硬件测试
3.1. 系统组件 x
3.1.1. JTAG到 Avalon® 主桥接 3.1.2. 并行I/O（PIO）内核 3.1.3. SPI主模块 3.1.4. SYSREF生成器 3.1.5. 模式生成器和检查器
3.5. 系统控制台设计实例的硬件测试 x
3.5.1. 电路板连接
1. 关于JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南
2. JESD204C Intel® FPGA IP设计实例快速入门指南
3. JESD204C设计实例的详细描述
4. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南存档
5. JESD204C Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

3.1.5. 模式生成器和检查器

模式生成器（pattern generator）和检查器（checker）可用于创建数据样本和测试监控。
表 12.  支持的模式生成器
模式生成器 描述
PRBS模式生成器

JESD204C设计实例PRBS模式生成器支持以下级别的多项式：

  • PRBS23: X23+X18+1
  • PRBS15: X15+X14+1
  • PRBS9: X9+X5+1
  • PRBS7: X7+X6+1
斜坡模式生成器

每个后续采样的生成器宽度为N，且斜坡模式值以1递增，并在采样中所有位为1时翻转到0。

对ED控制块的tst_ctl寄存器位2写入一个1后可使能写生模式生成器。

命令通道斜坡模式生成器

JESD204C设计实例支持每个数据通路（lane）一个命令通道斜坡模式生成器。每命令字的6个位，斜坡模式值递增1。

所有数据通路中的起始seed都是增量模式。
表 13.  支持的模式检查器
模式检查器 描述
测试模式检查器

JESD204C IP实现偏斜对齐时，模式检查器中的加扰（scrambling）seed是自行同步状态。模式检查器需要8个八位字节才能使加扰seed自行同步。

斜坡模式检查器

每个转换器（M）的首个有效数据采样作为斜坡模式的初始值加载。后续数据采样值必须在每个时钟周期内增加1，直到最大值，然后翻转到0。

例如，当S=1，N=16和WIDTH_MULP = 2时，每个转换器的数据宽度为S * WIDTH_MULP * N = 32。最大数据采样值为0xFFFF。斜坡模式检查器验证所有转换器是否接收到相同的模式。
命令通道斜坡模式检查器

JESD204C设计实例支持命令通道斜坡模式检查器。接收到的第一个命令字（6位）作为初始值加载。同一数据通路中的后续命令字一定持续递增，最高达到0x3F，然后翻转至0x00。

命令通道斜坡模式检查器检查所有数据通路的斜坡模式。
二级标题