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3.1.3. AVST_READY信号
开始配置前，通过对nCONFIG管脚进行从高到低再到高电平的翻转来触发器件清理(device cleaning)。此nCONFIG跳变也将器件返回到配置状态。
图 10. 监控AVST_READY信号和响应背压
用于 Intel® Stratix® 10器件的配置文件可以被高度压缩。配置期间，器件内部比特流的解压缩要求主机在发送更多数据之前暂停。当器件准备好接受数据时， Intel® Stratix® 10器件会置位AVST_READY信号。只有当nSTATUS管脚为高电平时，AVST_READY信号才有效。此外，主机必须通过监控AVST_READY信号来处理背压(backpressure)，并且可以在AVST_READY信号置位后的任何时候置位AVST_VALID信号。主机在整个配置过程中必须要对AVST_READY信号进行监控。
由 Intel® Stratix® 10器件发送到主机的AVST_READY信号没同步到AVSTx8_CLK和AVST_CLK。要成功配置 Intel® Stratix® 10器件，主机必须遵循以下约束：
- AVST_READY信号置低后，包括由2-stage register synchronizer产生的延迟，主机一定不要驱动6个以上的数据。
- 主机必须使用2-stage register synchronizer将AVST_READY信号同步到AVST_CLK信号。以下是2-stage register synchronizer的Register Transfer Level (RTL)实例代码：
always @(posedge avst_clk or negedge reset_n) begin if (~reset_n) begin fpga_avst_ready_reg1 <= 0; fpga_avst_ready_reg2 <= 0; else fpga_avst_ready_reg1 <= fpga_avst_ready; fpga_avst_ready_reg2 <= fpga_avst_ready_reg1; end end
其中：- AVST_CLK信号来自PFL II IP或者 Avalon® -ST控制器逻辑。
- fpga_avst_ready是来自器件的AVST_READY信号。
- fpga_avst_ready_reg2信号是AVST_READY信号，同步于AVST_CLK。
您必须要正确约束主机上的AVST_CLK和AVST_DATA信号。对主机和器件之间的这两个信号执行时序分析，以确保符合Avalon-ST配置时序规范。关于时序规范的详细信息，请参考器件数据表中的Avalon-ST配置时序部分。
注： AVST_CLK信号在配置期间必须持续运行。除非时钟正在运行，否则AVST_READY信号不能置位。
或者，通过监控CONF_DONE信号来指示闪存已将全部数据发送到FPGA，或者指示配置完成。
如果使用PFL II IP core作为配置主机，那么可以通过PFL II IP core使用软件将二进制配置数据存储到闪存中。
如果使用Avalon-ST Adapter IP core作为配置主机的一部分，那么Ready Latency要设置成1-6之间的值。
Avalon-ST x8配置方案仅使用 SDM管脚。Avalon-ST x16和x32配置方案仅使用复用I/O管脚，在配置后可用作通用I/O管脚。