Intel Stratix 10配置用户指南

ID 683762
日期 12/16/2019
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文档目录

1.1. Intel® Stratix® 10配置概述

所有的 Intel® Stratix® 10器件都包括一个安全器件管理器(Secure Device Manager,SDM),用于管理FPGA配置和安全。SDM对器件配置提供了一种故障安全,经过严格认证的可编程安全模式。之前的FPGA系列包括一个固定状态机来管理器件配置。

Intel® Quartus® Prime软件还提供了一个灵活而强大的安全特性,在远程和物理攻击下能够保护敏感数据,知识产权以及器件本身。配置比特流认证确保了固件和配置比特流来自可信源。加密可防止知识产权被盗。 Intel® Quartus® Prime软件还压缩FPGA比特流,从而减少了存储器的使用。

Intel从FPGA的角度描述配置方案。 Intel® Stratix® 10器件支持主动和被动配置方案。在主动配置方中,FPGA充当主器件,外部存储器充当从器件。在被动配置方案中,外部主机充当主器件并对配置进行控制。FPGA充当从器件。所有 Intel® Stratix® 10配置方案都支持设计安全性和部分重配置。所有的 Intel® Stratix® 10主动配置方案都支持使用quad SPI闪存的远程系统更新(RSU)。要在被动配置方案中实现远程系统更新,外部控制器必须存储并驱动配置比特流。

Intel® Stratix® 10器件支持以下配置方案:

  • Avalon® Streaming ( Avalon® -ST)
  • JTAG
  • Configuration via Protocol (CvP)
  • Active Serial (AS) normal and fast modes
  • Secure Digital and Multi Media Card (SD/MMC)
表 1.   Intel® Stratix® 10配置数据宽度,时钟速率和数据速率
配置方案 数据宽度(bit) MSEL[2:0]
Passive Avalon® -ST 32 000
16 101
8 110
JTAG 1 111
Configuration via Protocol (CvP) x1, x2, x4, x8, x16 lanes

0011

Active SD/MMC 4/8 100
AS - fast mode

4

001

AS - normal mode 4 011

Avalon-ST

Avalon® -ST配置方案是一种被动配置方案。对于 Intel® Stratix® 10器件, Avalon® -ST是最快的配置方案。 Avalon® -ST配置支持x8、x16和x32模式。x16和x32 bit模式使用通用I/O (GPIO)进行配置。x8 bit模式使用专用的SDM I/O管脚。

注: AVST_data[15:0]AVST_data[31:0]AVST_clkAVST_valid使用复用GPIO。器件进入用户模式后,这些管脚可用作普通I/O。

Avalon® -ST通过使用AVST_READYAVST_VALID管脚来支持背压(backpressure)。由于解压缩输入比特流所用的时间不同,因此需要背压支持才能将数据传输到 Intel® Stratix® 10器件。关于 Avalon® -ST的详细信息,请参考 Avalon® 接口规范

JTAG

您可以使用JTAG管脚对 Intel® Stratix® 10器件进行配置。JTAG端口提供了对很多有用工具和功能的无缝访问。除了配置 Intel® Stratix® 10,也可以使用Signal Tap或System Console工具通过JTAG端口进行调试。

JTAG端口具有最高优先级并覆盖MSEL管脚设置。因此,即便MSEL管脚指定了一个不同的配置方案,您也可以通过JTAG对 Intel® Stratix® 10器件进行配置,除非出于安全原因禁用了JTAG。

CvP

CvP使用一个外部的 PCIe* 主机器件作为Root Port,通过 PCIe* 链路配置 Intel® Stratix® 10器件。 您最大可指定一个x16 PCIe* 链路。通常情况下,比特流压缩率和SDM输入缓存数据速率限制了配置数据速率,而不是 PCIe* 链路宽度限制了配置数据速率。 Intel® Stratix® 10器件支持两种CvP模式:CvP init和CvP update。

CvP初始化过程包括以下两步:
  1. CvP配置FPGA外设映像,包括I/O和hard IP模块(包括 PCIe* IP)。CvP在AS x4 模式下使用quad SPI存储器对FPGA架构进行配置。由于 PCIe* IP在外设映像中,因此 PCIe* 链路训练在内核架构配置前建立CvP PCIe* IP的 PCIe* 链路。
  2. 主机器件使用CvP PCIe* 链路对内核架构中设计进行配置。

CvP更新模式使用从之前的完整芯片配置或CvP初始化配置建立的 PCIe* 链路来更新FPGA内核映像。 Intel® Stratix® 10进入用户模式后,可以使用CvP更新模式重新配置FPGA架构。此模式具有以下优点:

  • 支持内核的重新编程来运行不同的算法。
  • 提供作为发布过程的一部分的标准更新的机制。
  • 为复杂系统中的不同组件定制内核处理

    对于CvP Init以及CvP Update模式,最大数据速率取决于 PCIe* 生成和通道数量。

对于 Intel® Stratix® 10 SoC器件, 仅在FPGA configuration first模式中支持CvP。

关于详细信息,请参考 Intel® Stratix® 10 Configuration via Protocol (CvP) Implementation User Guide

AS正常模式

Active Serial x4或AS x4或Quad SPI是一种活动配置方案,支持具有三字节和四字节寻址能力的闪存。上电时,SDM从boot ROM进行引导,此boot ROM使用三字节寻址从Quad SPI flash加载配置固件。配置固件加载后,Quad SPI flash在配置过程的剩余部分使用四字节寻址进行操作。对于以下第三方闪存器件,此模式支持Intel的串行闪存配置存储器解决方案:

  • Micron MT25QU128, MT25QU256, MT25QU512, MT25QU01G, MT25QU02G
  • Macronix MX25U128, MX25U256, MX25U512, MX66U512, MX66U1G, MX66U2G

请参考 Intel® Stratix® 10器件支持的闪存器件来获得所支持闪存器件的完整列表。

AS快速模式

AS正常模式和快速模式之间的唯一区别是速度。当需要考虑配置时序时,要使用AS快速模式。此模式在配置开始前不会延迟10 ms。对于 PCIe* 或者具有严格时序要求的其他系统而言,使用此模式来满足100 ms的上电要求。

在AS快速模式下,由于 Intel® Stratix® 10器件在退出复位后立即访问闪存,因此上电顺序必须确保quad SPI闪存不处于复位状态。电源必须能够对 Intel® Stratix® 10器件和外部AS x4闪存器件提供同样快速的斜坡(ramp up)。如果不满足此要求,SDM将报告存储器缺失。因此,配置会失败。

请参考 Intel® Stratix® 10器件管脚连接指南AN692: Intel® Cyclone® 10 GX Intel® Arria® 10 Intel® Stratix® 10器件的电源排序考量了解更多信息。

SD/MMC

SD/MMC是一种主动配置方案。 Intel® Stratix® 10 SDM可以从SD, Secure Digital High Capacity (SDHC*),Secure Digital Extended Capacity (SDXC*),MMC卡和eMMC器件启动配置。此模式的优点在于成本,容量,可用性,可移植性和兼容性。由于 Intel® Stratix® 10器件中的SDM I/O配置管脚运行在1.8伏上,因此需要一个中间电压电平转换器与SD/MMC器件中更高电压的I/O进行接口连接。

注: 当前版本不支持SD/MMC配置方案。
1 在使用CvP之前,必须通过AS方案配置外设映像或完整映像配置。然后,您可以使用CvP配置內核映像。