Intel Stratix 10配置用户指南

ID 683762
日期 12/16/2019
Public
文档目录

4.4. 门控PLL复位信号

在较早的FPGA器件系列中,设计经常使用PLL锁定信号将自定义FPGA逻辑保持在复位状态,直到PLL锁定为止。在最新的Intel器件系列中,PLL的锁定时间可以小于初始化时间。在某些情况下,PLL可能在器件完成初始化之前锁定。因此,如果使用PLL的锁定输出来控制 Intel® Stratix® 10器件中复位,那么应该使用nINIT_DONE门控PLL复位输入,如图所示。

图 56. 使用nINIT_DONE来门控PLL_Reset信号

Another alternative if you are using 如果在复位序列中使用PLL_Lock,那么另一种方法是使用nINIT_DONE信号(PLL_Lock && !nINIT_DONE)来门控PLL_Lock输出。