AN 910: 英特尔Agilex® 7电源分配网络设计指南

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ID 683393
日期 12/04/2023
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文档目录 x
1. 英特尔Agilex® 7电源分配网络设计指南概述 2. 电源传输概述 3. 电路板供电网络建议 4. 针对组合供电轨降噪而建议的电路板LC滤波器 5. 未使用的Tile的PCB PDN设计指南 6. 针对PCB电源轨的PCB稳压器建议 7. 电路板供电网络仿真 8. 英特尔Agilex® 7器件系列PDN设计总结 9. AN 910: 英特尔Agilex® 7电源分配网络设计指南文档修订历史
1. 英特尔Agilex® 7电源分配网络设计指南概述 x
1.1. 英特尔Agilex® 7器件的器件指南现状
2. 电源传输概述 x
2.1. 电源架构 2.2. 电源轨合并要求 2.3. 电源轨规格 2.4. 去耦电容建议
2.1. 电源架构 x
2.1.1. 功率预算 2.1.2. 电源树
2.1.2. 电源树 x
2.1.2.1. 针对器件封装中仅有P-Tile和E-Tile的 英特尔Agilex® 7器件而建议的Power Tree（电源树）。 2.1.2.2. 建议用于 英特尔Agilex® 7 AGI或AGF（仅具有F-Tile，或同时兼具F-Tile和R-Tile）器件封装的电源树 2.1.2.3. 建议用于 英特尔Agilex® 7 AGM（仅具有F-Tile，或同时兼具F-Tile和R-Tile）器件封装的电源树
2.3. 电源轨规格 x
2.3.1. 电源网络 2.3.2. 电源轨容限 2.3.3. 电源网络和瞬态规范
2.3.1. 电源网络 x
2.3.1.1. 英特尔Agilex® 7封装电源网络和子系统详情
2.4. 去耦电容建议 x
2.4.1. 英特尔Agilex® 7 FPGA封装板级去耦电容总结 2.4.2. 英特尔Agilex® 7 E-Tile板级去耦电容总结 2.4.3. 英特尔Agilex® 7 P-Tile板级去耦电容总结 2.4.4. 英特尔Agilex® 7 F-Tile板级去耦电容总结 2.4.5. 英特尔Agilex® 7 R-Tile板级去耦电容总结
3. 电路板供电网络建议 x
3.1. 电路板去耦电容器和Power Flooding指南 3.2. FPGA核架构VCC稳压器选择 3.3. 遥感连接 3.4. Load Line（负载线）要求 3.5. VCC核板级电流摆率
4. 针对组合供电轨降噪而建议的电路板LC滤波器 x
4.1. P-Tile电源轨LC滤波器板级方案和连接 4.2. E-Tile电源轨LC滤波器板级方案和连接 4.3. 高噪声稳压器情况下的F-Tile电源轨板级连接和LC滤波器建议 4.4. 高噪声稳压器情况下的R-Tile电源轨板级连接和LC滤波器建议
5. 未使用的Tile的PCB PDN设计指南 x
5.1. 未使用的E-Tile的PDN设计指南 5.2. 未使用的P-Tile的PDN设计指南 5.3. 未使用的R-Tile的PDN设计指南 5.4. 未使用的F-Tile的PDN设计指南
1. 英特尔Agilex® 7电源分配网络设计指南概述
2. 电源传输概述
3. 电路板供电网络建议
4. 针对组合供电轨降噪而建议的电路板LC滤波器
5. 未使用的Tile的PCB PDN设计指南
6. 针对PCB电源轨的PCB稳压器建议
7. 电路板供电网络仿真
8. 英特尔Agilex® 7器件系列PDN设计总结
9. AN 910: 英特尔Agilex® 7电源分配网络设计指南文档修订历史

2.3.2. 电源轨容限

本小节描述 英特尔Agilex® 7器件系列封装级别的电源轨容限和预算（AC容限 + VR精度）。FPGA封装焊球必须符合该电源轨容限。因而您必须考虑以下说明来测量电源轨容限：

  • VCCL（核心电源网络）测量：在FPGA远程差分感应线（FPGA封装中有分配的差分传感管脚）上进行，示波器带宽限制在20MHz。
  • VCCERT1_FHT_GXF有封装级专用差分传感线，以补偿芯片级IR压降。
  • 其它电源轨（VCCL（核心电源）除外），与封装电源焊球直接连接的底层上的电路板过孔必须符合该电源轨容限。
  • 对于旨在补偿这些特定电源轨上的IR压降的所有其它电源轨，将它们各自的稳压器感测点放置在FPGA管脚场内，连接到电源轨BGA管脚的其中一个，该管脚表示路径上最差IR压降。
表 10.   英特尔Agilex® 7器件PCB电源轨容限
电源树轨名称 Vnom（必需）(V) 建议的VR精确度（Vnom%） 建议的VR纹波（Vnom%） 建议的AC瞬态（Vnom%） 最大AC容限+VR精度（Vnom%）2
VCC VID (0.68, 0.8, 0.85) ±0.5% ±2.5% ±3%
VCCH 0.9V/ P0V9_GR1 0.9 ±0.5% ±2.5% ±3%
P0V8_GR1 0.8 ±0.5% ±2.5% ±3%
VCCH_GXE 1.1 ±0.5% ±0.5% ±2% ±3%
VCCCLK_GXE 2.5 ±0.5% ±0.5% ±3.5% ±5%
P1V8_GR2 1.8 ±0.5% ±0.5% ±2% ±3%
P1V2_GR3 1.2 ±0.5% ±1% 3 ±3.5% ±5%
P1V8_GR3 1.8 ±0.5% ±1%3 ±3.5% ±5%
VCCFUSEWR_SDM 1.8 ±0.5% ±1%3 ±3.5% ±5%
VCCED_GXR 0.9 ±0.5% ±2.5% ±3%
VCCE_PLL_GXR 1.0 ±0.5% ±2% ±2.5%
P1V0_GR1：
  • VCCERT_FGT_GXF
  • VCCERT1_FHT_GXF
  • VCCERT2_FHT_GXF
  • VCCRT_GXR
4 5 		1.0 ±0.5% ±2% ±2.5%
P1V0_GR26：
  • VCCCLK_GXR
  • VCCHFUSE_GXR
  • VCCFUSECORE_GXF7/VCCFUSEWR_GXF
1.0 ±0.5% ±2.5% ±3%
VCCRT_GXR（独立轨） 1.0 ±0.5% ±2% ±2.5%
VCCEHT_FHT_GXF 1.5 ±0.5% ±2% ±2.5%
VCCFUSECORE_GXF/ VCCFUSEWR_GXF（独立轨） 1.0 ±0.5% ±2.5% ±3%
VCCH_FGT_GXF8 1.8 ±0.5% ±2% ±2.5%
VCCH_GXR
VCCHFUSE_GXR（独立轨） 1.0 ±0.5% ±1%3 ±3.5% ±5%
VCCIO_UIB（独立轨） 9 1.2 ±0.5% ±1%3 ±3.5% ±5%
VCCM_PUMP_HBM 9 2.5 ±0.5% ±1%3 ±3.5% ±5%
VCCPLL_NOC9 0.8 ±0.5% ±2.5% ±3%
VCCPLLDIG_NOC9
VCCPLL_NOC9 1.8 ±0.5% ±0.5% ±2% ±3%
VCCIO_NOC9

英特尔Agilex® 7 FPGA和SoC器件数据表：F系列和I系列 中罗列了每个封装级电源轨的实际规范。为了降低PCB成本，通过使用单个稳压器为电源轨供电，而将一些电源轨合并起来。本设计指导中的AC+DC规范以本设计为基础。但是，您也可以选择不合并设计中PCB上的电源轨。

您可以通过使用PCB上的单个稳压器对电源轨供电来将PCB上的模拟电源轨合并起来（前提是额定电压相同），从而实现最低成本。如果您需要实现该设计，就必须确保符合PCB上合并电源轨的电源轨规范，并且稳压器必须符合这些封装电源轨之中最严格的规范。

如果模拟电源轨与数字电源轨具有相同的电压并且处于相同的上电或断电顺序，则该模拟电源轨可以与该数字电源轨合并。但是，请确保在数字电源轨和模拟电源轨之间使用噪声隔离滤波器（因为它们对噪声更敏感）。

表 10显示基于图 1中电源树的电源轨容限（AC容限+VR精度）。
如果图 1中使用不同的电源树，每个电源网络的电源轨容限必须介于表 10中建议的各组类别范围。
2 该规范代表VR精度+（VR纹波+AC瞬态）电源轨容限，并且必需对其进行测量，而封装管脚/焊球处必须符合该规范。
3 如果您选择稳压器纹波规范低于1%的稳压器，则建议的AC瞬态规范中会添加额外的余量。
4 在封装管脚处，这些单独特定电源轨的P1V0_GR1规范为±2.5%（AC容差+VR精度）。该规范也高达1MHz。稳压器纹波规范最大值为5mV p-p。封装管脚处高于1MHz 的AC噪声规范为±15mV（30 mV p-p）。可以通过1MHz以上的高通滤波器探头进行测量。
5 VCCERT_FGT_GXF、VCCERT1_FHT_GXF、VCCERT2_FHT_GXF和VCCRT_GXR可合并到P1V0_GR1。合并电源轨的最终规范在这些电源轨中最为严格。
6 P1V0_GR2电源轨可以与 英特尔Agilex® 7 M系列器件的P1V0_GR1电源轨合并，但必须其遵循P1V0_GR1容差规范。
7 此规范是当VCCFUSECORE_GXF合并到P1V0_GR2中其它电源轨时的规范。
8 根据 英特尔Agilex® 7 FPGA和SoC器件数据表：F系列和I系列 ，该独立电源轨的VCCH_FGT_GXF规范是±2.5%（VR精度+AC容限）。该规范最高适用于1MHz（在封装管脚处使用1MHz低通滤波的探针，稳压器纹波规范最大是5mV p-p）。封装管脚处，高于1MHz的AC噪声规范是±15mV（30mV p-p）。可使用高于1MHz的高通滤波探针进行测量。
9 英特尔Agilex® 7 M系列ES器件的电源容差
二级标题