AN 910: 英特尔Agilex® 7电源分配网络设计指南

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ID 683393
日期 12/04/2023
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1. 英特尔Agilex® 7电源分配网络设计指南概述 2. 电源传输概述 3. 电路板供电网络建议 4. 针对组合供电轨降噪而建议的电路板LC滤波器 5. 未使用的Tile的PCB PDN设计指南 6. 针对PCB电源轨的PCB稳压器建议 7. 电路板供电网络仿真 8. 英特尔Agilex® 7器件系列PDN设计总结 9. AN 910: 英特尔Agilex® 7电源分配网络设计指南文档修订历史
1. 英特尔Agilex® 7电源分配网络设计指南概述 x
1.1. 英特尔Agilex® 7器件的器件指南现状
2. 电源传输概述 x
2.1. 电源架构 2.2. 电源轨合并要求 2.3. 电源轨规格 2.4. 去耦电容建议
2.1. 电源架构 x
2.1.1. 功率预算 2.1.2. 电源树
2.1.2. 电源树 x
2.1.2.1. 针对器件封装中仅有P-Tile和E-Tile的 英特尔Agilex® 7器件而建议的Power Tree（电源树）。 2.1.2.2. 建议用于 英特尔Agilex® 7 AGI或AGF（仅具有F-Tile，或同时兼具F-Tile和R-Tile）器件封装的电源树 2.1.2.3. 建议用于 英特尔Agilex® 7 AGM（仅具有F-Tile，或同时兼具F-Tile和R-Tile）器件封装的电源树
2.3. 电源轨规格 x
2.3.1. 电源网络 2.3.2. 电源轨容限 2.3.3. 电源网络和瞬态规范
2.3.1. 电源网络 x
2.3.1.1. 英特尔Agilex® 7封装电源网络和子系统详情
2.4. 去耦电容建议 x
2.4.1. 英特尔Agilex® 7 FPGA封装板级去耦电容总结 2.4.2. 英特尔Agilex® 7 E-Tile板级去耦电容总结 2.4.3. 英特尔Agilex® 7 P-Tile板级去耦电容总结 2.4.4. 英特尔Agilex® 7 F-Tile板级去耦电容总结 2.4.5. 英特尔Agilex® 7 R-Tile板级去耦电容总结
3. 电路板供电网络建议 x
3.1. 电路板去耦电容器和Power Flooding指南 3.2. FPGA核架构VCC稳压器选择 3.3. 遥感连接 3.4. Load Line（负载线）要求 3.5. VCC核板级电流摆率
4. 针对组合供电轨降噪而建议的电路板LC滤波器 x
4.1. P-Tile电源轨LC滤波器板级方案和连接 4.2. E-Tile电源轨LC滤波器板级方案和连接 4.3. 高噪声稳压器情况下的F-Tile电源轨板级连接和LC滤波器建议 4.4. 高噪声稳压器情况下的R-Tile电源轨板级连接和LC滤波器建议
5. 未使用的Tile的PCB PDN设计指南 x
5.1. 未使用的E-Tile的PDN设计指南 5.2. 未使用的P-Tile的PDN设计指南 5.3. 未使用的R-Tile的PDN设计指南 5.4. 未使用的F-Tile的PDN设计指南
1. 英特尔Agilex® 7电源分配网络设计指南概述
2. 电源传输概述
3. 电路板供电网络建议
4. 针对组合供电轨降噪而建议的电路板LC滤波器
5. 未使用的Tile的PCB PDN设计指南
6. 针对PCB电源轨的PCB稳压器建议
7. 电路板供电网络仿真
8. 英特尔Agilex® 7器件系列PDN设计总结
9. AN 910: 英特尔Agilex® 7电源分配网络设计指南文档修订历史

2.3.3. 电源网络和瞬态规范

表 11中提供的电源轨瞬态用于设计并仿真电路板级别。对于PCB级PDN系统仿真和设计，请为以下FPGA封装求选择建议的负载压摆率（slew rate，电压转换速率）和阶跃负载。表 11显示了FPGA封装管脚的最大可容忍阶跃负载。表 11中建议的跃阶负载连接到EDA工具中PCB布局后（post-layout）模型（具有两个去耦电容器和稳压器模型，不包括封装和芯片/裸片模型）下的FPGA封装球，以用于时序域仿真，从而满足FPGA封装球处表 10中各个电源网络的相应电源轨容限。

表 11显示了封装球处建议的阶跃负载和该阶跃负载的压摆率。

注： 表 11中建议的阶跃负载适用于FPGA和tile中的普通应用和最坏情况下的操作。如果PTC中目标电源轨的动态电流小于表 11中的阶跃负载，则可以调整该阶跃负载。
表 11.   英特尔Agilex® 7器件系列中封装管脚处的瞬态和阶跃负载规范
封装电源轨 全部封装球处（阶跃负载） 封装球处的DI/dt（针对电路板设计）-压摆率 注释
DI (A)-阶跃负载 DI/dt (A/μs)-电压转换速率
VCC/VCCP核：AGF006/AGF008 4 20 基于80%内核利用率、80% DSP和30% M20K利用率的设计中，阶跃负载最差。假定切换率为15%。
VCC/VCCP核：AGF012/AGF014 17 200 基于80%内核利用率、80% DSP和30% M20K利用率的设计中，阶跃负载最差。假定切换率为15%。
VCC/VCCP核：AGF012/AGF014（低功耗场景） 12 141 低功耗场景情况下，最大电流为0.8 A。
VCC/VCCP核：AGF019/AGF023和AGI019/AGI023 30.5 305 基于80%内核利用率、80% DSP和30% M20K利用率的设计中，阶跃负载最差。假定切换率为15%。
VCC/VCCP核：AGF027/AGF022和AGI027/AGI022 32.5 325 基于80%内核利用率、80% DSP和30% M20K利用率的设计中，阶跃负载最差。假定切换率为15%。
VCC/VCCP核：AGI035/AGI040 7 269 基于80%内核利用率、80% DSP和30% M20K利用率的设计中，阶跃负载最差。假定切换率为15%。
VCC/VCCP核：AGI041 21 420 基于80%内核利用率、80% DSP和30% M20K利用率的设计中，阶跃负载最差。假定切换率为15%。
VCC/VCCP核：AGM039/AGM032（R47A） 23 742 基于80%内核利用率、80% DSP和30% M20K利用率的设计中，阶跃负载最差。假定切换率为15%。
VCC/VCCP核：AGM039/AGM032（R31B） 6 111 基于80%内核利用率、80% DSP和30% M20K利用率的设计中，阶跃负载最差。假定切换率为15%。
VCCPT 2.4 12 —
VCCPT（低功耗场景） 0.22 1.1 低功耗场景情况下，最大电流为0.8 A。
VCCIO_PIO 0.645 10.8 电流规范取决于每个I/O bank。每个I/O bank由96个I/O组成。可以多个I/O bank共享同一稳压器，但是电流规范仍取决于每个I/O bank。
VCCH 1.12 4.8 封装球处的阶跃电流取决于每个AIB Bridge。AIB Bridge的数量是根据封装中tile的数量计算得出。
VCCRT_GXE 0.88 35.2 取决于E-Tile
VCCRT_GXE（低功耗场景） 0.44 5.86 取决于每2个quad（四边形）E-Tile，低功耗场景情况下，最大电流为3 A。
VCCRTPLL_GXE 0.3 6 取决于E-Tile
VCC_HSSI_GXP 1.6 20 取决于每个P-Tile
VCC_HSSI_GXP（低功耗场景） 1.0 10 取决于每个P-Tile，低功耗场景情况下，最大电流为3.5 A。
VCCRT_GXP 1.56 14.85 最慢的阶跃负载，但也是最大的电流振幅。取决于每个P-Tile。
VCCRT_GXP（低功耗场景） 0.3 6 取决于每2个quad（四边形）P-Tile，低功耗场景情况下，最大电流为1.5 A。
VCCH_GXP 0.37 50 取决于每个P-Tile
VCCH_GXP（低功耗场景） 0.2 50 取决于每个P-Tile，低功耗场景情况下，最大电流为3.5 A。
VCC_HSSI_GXF 0.825 30.55 取决于每个F-Tile
VCCERT_FGT_GXF 0.228 22.8 取决于每单个FGT—F-Tile通道
0.935 1.33 对于8个FGT—F-Tile通道
1.87 1.24 对于16个FGT—F-Tile通道
VCCH_FGT_GXF 0.031 31 取决于每单个FGT—F-Tile通道
0.18 0.26 对于8个FGT—F-Tile通道
0.37 0.25 对于16个FGT—F-Tile通道
VCCERT2_FHT_GXF 0.03 0.49 取决于每单个FHT—F-Tile通道
0.128 0.43 对于4个FHT—F-Tile通道
VCCERT1_FHT_GXF 0.207 3.04 取决于每单个FHT—F-Tile通道
0.785 2.62 对于4个FHT—F-Tile通道
VCCEHT_FHT_GXF 0.022 0.35 取决于每单个FHT—F-Tile通道
0.064 0.21 对于4个FHT—F-Tile通道
VCC_HSSI_GXR 1.585 52.83 取决于每个R-Tile
VCCRT_GXR 2.47 6.58
VCCH_GXR 0.026 12.56

您还必须注意以下几点：

  1. 由于芯片处具有默认的高电流/功率配置或者高度敏感性，封装管脚处的阶跃电流仅提供给关键电源轨。Intel建议您使用表 11中关键电源轨的阶跃负载进行瞬态/时域PDN仿真，以确保满足封装管脚处的电压规范。如果不符合封装管脚上的电压规范，则必须调整去耦电容。
  2. Intel不对表 11中未提及的其它电源轨提供阶跃电流。由于这些电源轨在芯片处具有较低的敏感度或默认的低电流配置/功耗，因而被称为非关键电源轨。Intel不建议对非关键电源轨进行时域PDN分析。可保证本应用笔记中建议的非关键电源轨PDN设计安全可用。
  3. Intel建议执行对全部电源轨执行DC IR压降分析。
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