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7. 电路板供电网络仿真
本小节中，图 28中显示的PDN布局后（post-layout）仿真适用于任何 英特尔Agilex® 7器件系列电路板设计和系统级PDN仿真。
图 28. 器件PDN和瞬态噪声分析的方法封装管脚处的阶跃负载被注入到PCB模型，以满足封装管脚处的压降(DC + AC)。
Intel建议您遵循上述提及的指南的内容，使用建议的去耦电容，稳压器和LC滤波来设计PCB上的所有电源轨。在布局后（post-layout）阶段，建议仅对PCB进行IR压降和瞬态（时域）PDN分析。这意味着，不同于常规建议，在此我们不建议对 英特尔Agilex® 7器件进行阻抗目标和频率目标分析（频域仿真）。
为了确保PDN设计性能在表 10中要求的容限或规范内，必须执行对某些关键电源网络（例如，VCC核，VCCP，VCCPT，VCCIO_PIO，VCCH），以及E-Tile，P-Tile，F-Tile和R-Tile的电源轨执行时域（time domain）布局后（post-layout）PDN仿真。
PDN时域仿真的执行仅从PCB上的稳压器到封装焊球。因此，PDN时域仿真不需要封装，OPD和片上模型。
如下步骤显示了时域PDN仿真（如图图 29中所示）：
- 获得已实现的VRM SPICE模型并用于目标电源轨。
- 提取稳压器（包括供应商建议的VRM大容量去耦电容）到封装管脚的布局后PCB模型（HSPICE，或使用PowerSI等工具的散射参数）以及去耦电容和LC滤波（如果使用散射参数，应从最高达到1GHz的DC抽取该PCB模型）。Intel建议使用任何宽带Spice或IDEM工具将散射参数转换为电路模型，以避免仿真出现问题。要避免仿真偏差，您应在PCB提取中包含小到中型去耦电容并在提取PCB模型时为PCB上的大型和大容量电容定义端口。然后，从外部将大型/大容量电容器（以spice模型的格式）添加到原理图中（如步骤3中所述）。
- 在EDA工具（Keysight ADS或Cadence或LTspice或Simplix）中使用稳压器模型（很可能是HSPICE模型）和从上一步骤提取的PCB模型构建原理图。
- 该原理图表示稳压器加上PCB或者去耦电容模型上至封装管脚。
- 封装，OPDs，或者芯片模型未被构建到该原理图（封装管脚处的阶跃负载仅涵盖PCB的频率，意味着通过封装和on-die消除了高频电流分量）中。
- 将感应管脚从封装管脚反馈连接到稳压器感应管脚。
- 连接封装管脚处的最大阶跃负载电流，如表 11中所示（例如，对于 英特尔Agilex® 7 AGF014核心，200A/µs摆率和17A阶跃负载）。
- 探测封装管脚处的压降，以查看是否满足表 10中的电源轨规范（例如，对于VCC核，DC+AC电压容限为±3%）。
- 如果不符合封装电源轨容限或表 10中的规范，您必须检查PCB并调整去耦电容或位置。
图 29. 英特尔Agilex® 7 AGF014 VCC核的时域PDN测试台实例“A”是封装焊球上的VCC节点（封装焊球处的全部VCC管脚都连接到A）。必须根据电压容限评估“A”处的电压。
您一定注意到图 29显示的是PDN瞬态仿真的简化原理图。为了避免TD仿真中出现不收敛（non-convergence）条件，Intel建议您仅将小型去耦电容包含在PCB模型抽取中，并对PCB级的大型/大容量去耦电容定义端口，将它们手动添加到图 29的原理图中。
图 1和图 2中建议的电源树中的一些PCB电源轨是通过合并各种电源轨（带有或者不带滤波器）构建而成。您必须在PCB建模中对每个电源轨定义端口，以便能够在PDN仿真原理图中为该电源轨注入相应的阶跃负载。
每个电源轨的建议阶跃负载以及静态电流（从PTC获得）以脉冲格式添加到PDN仿真原理图的电源轨端口（例如，图 29），而电压下垂（droop）和过冲根据表 10中所列的规范进行测量。
PDN IR压降分析是一种DC仿真，必须在PCB到封装管脚上的所有电源轨上执行，以符合 英特尔Agilex® 7 FPGA和SoC器件数据表：F系列和I系列 中列出的电气规范。
图 30显示PDN设计指南和FPGA去耦电容抽取中的参考叠层结构（stackup）。然而，FPGA PDN性能也通过一个较厚的PCB（例如，企业内部设计（designed in-house）的DK-SI-AGF014E3ES板）进行验证。
图 30. 参考叠层结构（Stackup）