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8. 英特尔Agilex® 7器件系列PDN设计总结
英特尔Agilex® 7器件系列PDN设计指南总结如下：
- 当前PDN设计指南代表最大功耗—最坏的用例。
- 如果出于任何原因（各种应用，配置，或PTC）功率数据抵于PDN设计指南中使用的最大功率，您必须基于设计电流和最大电流的比率调整建议的去耦电容。虽然使用比率是估计的，但强制性使用时域仿真可确保符合封装焊球规范。
- 在PCB上应用建议的上电或断电顺序分组。请参阅AN 692: Intel® Cyclone® 10 GX， Intel® Arria® 10， Intel® Stratix® 10和 英特尔Agilex® 7器件和 英特尔Agilex® 7电源管理用户指南。
- 对每个 英特尔Agilex® 7器件使用电源树中建议的电源树和建议的合并电源网络。
- 例如， 英特尔Agilex® 7 AGF014 2486A Package Early Silicon上的PCB至少需要9个稳压器，而 英特尔Agilex® 7 AGF014 production silicon上的PCB至少需要10个稳压器。建议的稳压器仅用于FPGA，不包括板上的其他器件。
- 建议PCB上最少的稳压器个数取决于成本，面积和高效的解决方案策略。但是，您可以使用单独的稳压器分离所有的电源轨。
- 使用电源树中建议的稳压器，或者基于PCB-VRM电感器上需要的最大纹波，又或者每电源轨的总电流支持设计您自己的稳压器，或者单独设计大容量电容。去耦电容建议中表格显示FPGA去耦电容，但不包括稳压器大容量电容。
- 对每个电源网络使用建议的底部或FPGA外设去耦电容。
- 对电源网络使用建议的LC滤波器。
- 使用传感线进行IR压降补偿。
- 按照封装管脚处允许的最大建议阶跃负载配置FPGA。
- 通过布局后（post-layout）仿真来进行IR压降分析，以查看其是否在表 10的封装管脚处DC规范以内。
- 对关键电源网络（如VCC核）的封装管脚进行布局后（post-layout）时域PCB仿真，以符合表 10中AC电压容限或封装管脚处的规范。
- 如果未符合FPGA封装管脚处的电压容限（DC或者AC），您必须检查PCB和更新去耦电容，并重新进行仿真。