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3.1. 电路板去耦电容器和Power Flooding指南
除了封装去耦OPD（作为在器件上的位置LSC和硅片在器件上的位置DSC）以外， 英特尔Agilex® 7器件系列还提供空腔（cavity）位置或状态，以将大尺寸背侧电容放置在尽可能靠近芯片或者封装的位置，以改善瞬态压降响应并减少第二或第三次电压下垂（droop）。总共可将15个去耦电容（请参考表 12，底部电容用于VCC核和VCCH）添加到 英特尔Agilex® 7 AGF014 Development Kit Board空腔，包括9个0805 47uF（用于VCC核）和6个0603 22uF（用于VCCH），如图 4中所示。
图 4是一个去耦电容布局方案，或者是一个PCB底层空腔中连接的示例，设计该PCB用于不带插口并不使用微型过孔（micro via）的 英特尔Agilex® 7 AGF014 PCIe* Development Kit。图 4中的顶层分配给VCC核心电源，安装在去耦电容内部顶层上的GND管脚通过micro via连接到第二层（接地）。
图 4. 背侧具有Large Size Decoupling Capacitors的Board Cavity适用于无Socket的PCB，Thin Stackup和Use of Micro Via（ 英特尔Agilex® 7 AGF014 PCIe* Development Kit）
由于底部空腔电容的位置，有几个GND球的焊盘不能有过孔，以便于不使用micro via的层叠结构。为了确保我们不降低封装电流能力，并且有一个低返回电感路径，请在顶层添加一个接地岛，将这些浮球连接到相邻的GND过孔，如图 5图中所示。
图 5是一个去耦电容方案，或者PCB底层空腔内连接的示例， 该PCB用于无插口，并且GND管脚仅使用过孔的 英特尔Agilex® 7 AGF014 Signal Integrity Development Kit。
图 5. 背侧具有Large Size Decoupling Capacitors的Board Cavity，Thin Stackup和Use of Through Via（ 英特尔Agilex® 7 AGF014 Signal Integrity Development Kit）
如果由于某些限制不能放置腔内某些需要的去耦电容，则可以在pinfiled内指定放置，只要靠近腔区就可以了。
此外，其他建议的0201和0402去耦电容可放置于封装阴影内底层的过孔场（via field）（FPGA管脚场）。适用于所有电源轨的板侧去耦电容（FPGA外设）建议可以放置在靠近FPGA器件边缘的顶层或底层。
这是针对 英特尔Agilex® 7 AGF012和AGF014器件系列建议的空腔内去耦电容布置总结：
- 位于VCC底部的空腔去耦电容：
- Thick PCB: 9x 0805 47µF
- Thin PCB: 5x 0805 47µF
- 位于底部的VCCH空腔去耦电容：4个0603 22µF
- 用于VCCH的选项：可以根据功耗将某些0603电容分配给VCC或VCCIO_PIO/VCCPT。
注： 电源树和 英特尔Agilex® 7开发板上空腔内去耦电容的数量与本应用笔记中建议是的数量可能略微不同。本应用笔记中建议的电源树，指南和去耦电容已经过良好建立，并通过最终器件成品测量的验证。
出于可靠性，如果OPD在封装中，则顶层空腔区域一定不能有组件。但是顶层该区域中允许有焊盘或者其它铜线。这意味着您可以放置尽可能多的电容器，只要它们能够置入底层空腔区域，该底层连接的电容通过连接到顶层通孔。
Power Flooding
Intel建议您在电路板的顶层包含用于VCCL的power flood（算法）。以下显示为一个很好的设计实践实例。该实例中由于到FPGA架构的路径更短因而环路电感降低3倍从而去耦解决方案更加有效。
图 6. 电路板Power Flooding实例