20-nm HPS的主要优势

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日期 5/08/2017

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20-nm HPS的主要优势

20-nm HPS在继续改进28-nm HPS体系结构的同时使与28-nm SoC的最大软件兼容性之间达成平衡。这些改进解决了针对下一代目标市场的需求，例如通过背板及安全性的性能，存储器带宽和连接性的无线和有线通信，计算和存储设备，广播和军事。

表 24. 20 nm HPS的改进此表列出了相比28 nm HPS对20 nm HPS进行的重要改进。
优点/改进	说明
提高了性能和过驱动功能。	虽然处理器的标称频率为1.2 GHz，但20 nm HPS提供了一个“过驱动”功能，实现了更高的处理器操作频率。与HPS不同，这需要一个更高的电源电压值以及单独的适配器。
提高了处理器存储带宽和DDR4支持	用于处理器的2,666 Mbps 64-bit DDR4存储器。HPS的硬核存储控制器包括一个多端口前端，管理与单一端口存储控制器的连接。多端口前端使逻辑内核和HPS能够共享端口，从而共享存储控制器的可用带宽。
灵活的I/O共享	高级I/O管脚多路复用方案支持HPS与内核逻辑之间改善的I/O共享。以下类型的I/O用于SoC: 17个专用I/O—位于HPS模块内部，对于内核中的逻辑是不可访问的。这些专用I/O用于HPS时钟，复位以及连接到引导器件，QSPI和SD/MMC。 48个直接共享I/O—位置离HPS模块最近，非常适用于高速HPS外设，例如：EMAC，USB及其它。一个支持直接共享的48 I/O块，其中的12个I/O可同时共享。标准(共享)I/O—所有的标准I/O都可以被HPS外设及内核中的任何逻辑共享。对于那些需要48个以上I/O来充分利用HPS中的外设的设计，这些I/O可以通过内核逻辑连接在一起。
EMAC内核	HPS中有三个EMAC内核。EMAC内核使一个应用能够支持两个冗余的Ethernet连接；例如，背板或者两个EMAC内核管理IEEE 1588时间戮，而第三个EMAC内核能够进行调试和配置。一个新的串行时间戮接口使内核逻辑能够访问和读取时间戮的值。集成的EMAC控制器通过提供的MDIO或I²C接口能够连接到外部Ethernet PHY。
片上存储器	片上存储器更新到256 KB支持，能够支持更大的数据集和实时算法。
ECC增强	L2 Cache ECC管理上的改进使错误识别降到地址级别。ECC增强通过对症候群和数据信号的新存储器映射访问的引进，使能了改进的错误注入和状态报告。
HPS到FPGA 互联主干	虽然HPS和Logic Core能够独立地运行，但它们通过从高性能ARM AMBA AXI总线桥接建立的高带宽系统互联紧密地耦合。FPGA架构中的IP总线masters通过FPGA-to-HPS互联访问HPS总线slaves。类似地，HPS总线masters通过HPS-to-FPGA桥接访问核心架构中的总线slaves。两个桥接都是AMBA AXI-3兼容的，支持同时读写传输。核心架构中高达3个masters能够与处理器共享HPS SDRAM控制器。此外，通过专用32-bit配置端口在程序控制下可以使用处理器处配置核心架构。
FPGA配置和HPS引导	SoC中的FPGA架构和HPS被各自供电。通过降低时钟频率或门控(gate)时钟可以降低动态功耗。您可以独立配置FPGA架构并以任何顺序启动HPS，从而具有更大的设计灵活性：
安全	新的安全特性已经应用于防篡改管理，安全启动，加密(AES)和认证(SHA)。