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HPS SDRAM控制器子系统
HPS SDRAM控制器子系统包含一个多端口SDRAM控制器和DDR PHY,在FPGA架构(通过 FPGA-to-HPS SDRAM接口),level 2 (L2) cache和level 3 (L3)系统互联。FPGA-to-HPS SDRAM接口支持AMBA AXI和Avalon® Memory-Mapped (Avalon-MM)接口标准, 并提供多达6个独立端口用于FPGA架构中实现的主机访问。
HPS SDRAM控制器支持高达3个主端口(命令端口),3x 64-bit读数据端口和3x 64-bit写数据端口。
为最大限度地提高存储器性能,SDRAM控制器子系统支持的命令和数据的重新排序,基于时间的赤字round-robin仲裁和高优先权旁路特性。