2017年5月 |
2017.05.08 |
- 将"1588"更改成"IEEE 1588v2"。
- 更新了纵向移植表,移除了 Arria® 10 GX与 Arria® 10 SX器件之间的纵向移植。
- 移除了所有的"Preliminary"标识。
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2017年3月 |
2017.03.15 |
- 移除了关于 Arria® 10到 Stratix® 10器件移植的相关主题。
- 重命名为 Intel。
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2016年10月 |
2016.10.31 |
- 从 Arria® 10 GX器件中删除了封装F36。
- 更新了 Arria® 10 GT订购码样例和最大GX收发器数。 Arria® 10 GT器件仅在 SF45封装中,最多72个收发器。
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2016年5月 |
2016.05.02 |
- 更新了“FPGA配置和HPS引导”主题。
- 从特性汇总,功耗管理和Arria 10器件系列和封装部分中删除了VCC PowerManager。在Arria 10器件中不再支持此特性。
- 在 Arria® 10 器件支持的存储器标准章节中,删除了"HPS硬核存储控制器支持的存储器标准“表中LPDDR3.此标准只被FPGA支持。
- 删除了“Arria 10 GX和SX器件系列和封装”部分中的速度等级5。
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2016年2月 |
2016.02.11 |
- 将Arria 10 GT最大和最小数据速率分别更改成25.8 Gbps和1 Gbps。
- 修正了“特性汇总”章节中的内核时钟网络的陈述。
- 更改了“Arria 10器件特性汇总”表中的收发器参数。
- 更改了“Arria 10 GT器件的最大资源统计”表中的收发器参数。
- 更改了“Arria 10 GT器件的封装规划”表中的GT器件的封装可用性。
- 更改了“Arria 10产品系列件之间的移植性能”图中的GT器件的封装配置。
- 更改了“低功耗串行收发器”部分中的收发器参数。
- 更改了“Arria 10器件系列”表中的收发器描述。
- 更改了“Arria 10 GT器件的订购码和可用选项样例”图。
- 更改了“PMA特性”部分中的GT器件的数据速率。
- 更改了“PCS特性”部分中的GT器件的数据速率。
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2015年12月 |
2015.12.14 |
- 将Arria 10 GX 660的M20K存储器模块的数量从2133更新成2131,将总RAM比特数从48,448 K更正成48,408 Kb。
- 将浮点运算资源表中的Arria 10 GX 660的DSP模块数从1688更新成1687。
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2015年11月 |
2015.11.02 |
- 更新了Arria 10 GX 220, GX 320, GX 480, GX 660, SX 220, SX 320, SX 480和SX 660的最大资源。
- 更新了 Arria® 10器件中乘法器数量表中的Arria 10 GX 320, GX 480, GX 660, SX 320, SX 480和SX 660器件的资源统计。
- 更新了Arria 10 GX, GT和SX的可用选项。
- 将Quartus II更改成Quartus Prime。
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2015年6月 |
2015.06.15 |
更正了纵向移植图中的 Arria® 10 GT产品系列的标签。 |
2015年5月 |
2015.05.15 |
更正了 Arria® 10硬核存储控制器支持的存储器标准表中的DDR3半速率和四分之一速率最大频率。 |
2015年5月 |
2015.05.04 |
- 在特性汇总表中增添了对13.5G JESD204b的支持。
- 添加了"Arria 10 GT封装规划中的Arria 10 GT通道使用"主题的一个链接。
- 添加了Arria 10 GT器件的最大资源数表中一个注释。
- 在Low Power Serial Transceivers主题中更新了收发器的电源要求。
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2015年1月 |
2015.01.23 |
- 在特性汇总表中增添了浮点运算特性。
- 将嵌入式存储器总容量从38.38 megabits (Mb)更新成65.6 Mb。
- 更新了列出 Arria® 10器件支持的存储器标准的表格。
- 删除了对DDR3U,LPDDR3 SDRAM,RLDRAM 2和DDR2的支持。
- 将RLDRAM 3支持从硬核存储控制器移到软核存储控制器。RLDRAM 3支持使用具有软核存储控制器的硬核PHY。
- 增添了对QDR IV的软核存储控制器支持。
- 更新了最大资源数表格,包括了每种器件中的硬核存储控制器的数量。
- 将收发器PCS数据速率从12.5 Gbps更新到12 Gbps。
- 将PS,FPP x8,FPP x16和Configuration via HPS的最大时钟速率从125 MHz更新到100 MHz。
- 增添了小数综合PLL的一个特性: PLL级联。
- 将HPS可编程通用I/O数从54更新到62。
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2014年9月 |
2014.09.30 |
- 纠正了Arria 10 GX的F35和F36封装的3 V I/O和LVDS I/O数量。
- 纠正了Arria GX 570和660的NF40封装的3 V I/O,LVDS I/O和收发器数量。
- 删除了Arria GX 900和1150的NF40封装的3 V I/O,LVDS I/O和收发器数。NF40封装不适用于Arria 10 GX 900和1150。
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2014年8月 |
2014.08.18 |
- 将Arria 10 GX 660器件的存储器(Kb) M20K最大资源从42,660更新到42,620。
- 新增了GPIO列,包括 Package Plan表中的LVDS I/O Bank和3V I/O Bank。
- 新增了如何在I/O纵向移植中使用高于533 MHz的存储器接口时钟频率。
- 添加了阐明RLDRAM3支持使用硬核PHY及软核存储控制器的信息。
- 新增了精度可调DSP模块对浮点运算的支持。
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2014年6月 |
2014.06.19 |
将HPS模块中专用的I/O数更新成17。 |
2014年2月 |
2014.02.21 |
更新了图2中的GT器件的收发器速度等级选项。 |
2014年2月 |
2014.02.06 |
将Arria 10 GT器件的数据速率从28.1 Gbps更新成28.3 Gbps。 |
2013年12月 |
2013.12.10 |
- 将HPS存储器标准支持从LPDDR2更新到LPDDR3。
- 更新了HPS结构图,包括专用HPS I/O和FPGA配置模块以及重新定位的SD/SDIO/MMC,DMA,SPI和带ECC块的NAND Flash。
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2013年12月 |
2013.12.02 |
首次发布。 |