2017年5月 |
2017.05.08 |
- 更名为Intel。
- 在17.0中修订了资源利用率数据并添加了建议的速度等级信息。
- 阐明了关于tx_trs信号的说明。取决于所选模式,EAV和SAV TRS的第一个字可能表示2个tx_pclk周期或1个tx_pclk周期。
- 添加了一个用于6G-SDI和12G-SDI接口的16-bit rx_format实例。
- 添加了关于覆盖Payload ID功能的附加信息。
- 编辑了多标准(高达12G-SDI)发送器和接收器数据链路图,使其包含同步位插入和移除块。
- 将SMPTE标准更新至最新命名约定。
- 在收发器重配置控制器部分添加的注释内容为:执行TX块切换时,收发器重配置控制器仅重配置TX收发器。
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2016年12月 |
2016.12.20 |
- 添加了关于6G-SDI和12G-SDI接口tx_datain和rx_dataout信号的详细说明。
- 添加了关于6G-SDI和12G-SDI接口图像映射的信息。
- 添加了关于rx_dataout_valid信号的信息,即,理想情况下SD-SDI的1H4L 1H5L节奏无限重复,但一般情形下,节奏定期移动(例如,1H4L 1H5L 1H5L 1H4L)。
- 更新了rx_format的信息以包括6G-SDI或12G-SDI接口,每个20位接口报告其检测到的格式。
- 添加了pll_powerdown_in信号与设计共享Tx PLL以实现动态重配置所需的XCVR_TX_PLL_RECONFIG_GROUP QSF约束的信息。
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2016年10月 |
2016.10.31 |
- 重构各章节。
- 添加了关于新设计实例参数的信息。
- 删除了所有关于Arria 10设计实例的信息。更多关于Arria 10设计实例的信息,请参阅SDI II IP核设计实例用户指南。
- 添加了关于Arria 10器件和V系列器件—Arria V,Cyclone V和Stratix V的时钟图。
- 添加了克服Fitter阶段中潜在布线问题的信息。
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2016年5月 |
2016.05.02 |
- 为了Arria 10 TX PLL参数添加了新的fPLL选项,并删除了ATX PLL选项。
- 添加了各SDI II视频标准的预计运行时间设置。
- 添加了收发器操作指南。Arria 10器件和V系列器件—Arria V,Cyclone V和Stratix V的收发器操作指南有所不同。
- 添加了新的收发器信号:
- rx_analogreset_ack
- tx_analogreset_ack
- rx_cal_busy
- pll_powerdown
- xcvr_rxclk
- xcvr_rxclk_b
- rst_tx_phy
- 添加了新的接收器信号:rx_datain和rx_datain_valid。
- 删除了这些信号:rx_pll_locked和rx_pll_locked_b。切换到Native PHY后,不再需要这些多余的信号。
- 更新了设计实例目录。
- 为SDI II IP核用户指南归档版本添加链接。
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2015 年 11 月 |
2015.11.02 |
- 添加了每个流的rx_format信号报告其检测到的6G-SDI和12G-SDI接口中格式的信息。
- 为Arria V,Cyclone V,Stratix V器件添加了三个新的接口信号的信息:rx_trs_in,pll_powerdown_in和pll_powerdown_out
- 为Arria 10器件添加了重配置管理参数:VIDEO_STANDARD,ED_TXPLL_SWITCH和XCVR_RCFG_IF_TYPE。
- 为Arria 10收发器Native PHY IP核中可用的SDI预置添加了说明。
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2015年5月 |
2015.05.04 |
- 更改了资源利用率列表以包含每个SDI标准的数据和15.0的更新数据。
- 为发送器和接收器添加了新的多标准数据路径图。
- 添加了关于插入同步位的新信息。
- 根据SMPTE规范将video payload ID (VPID)重命名为 payload ID。
- 将Level A重命名为HD-SDI dual link,Level B重命名为3G-SDI(level B)。
- 更新了如下新参数选项:
- 添加了新的视频标准多标准(最高达12G)用于Arria 10器件。
- 为动态Tx 时钟切换参数添加了TX PLL参考时钟切换选项。
- 为接口信号添加了一个注释以标明多标准(最高达12G)模式需要4个流,而其余的标准需要1个流。
- 为重配置管理添加了新参数:XCVR_TX_PLL_SEL。
- 添加了关于包含6G-SDI和12G-SDI的多标准支持的信息。
- 为如下信号添加了多标准(包括6G-SDI和12G-SDI)的信息:
- tx_enable_ln
- tx_std
- tx_datain
- tx_datain_valid
- tx_ln_b
- tx_dataout
- tx_dataout_valid
- tx_vpid_byte(1-4)_b
- rx_std
- rx_dataout_valid
- rx_format
- rx_ln_b
- rx_vpid_byte(1-4)_b
- rx_vpid_checksum_error_b
- 添加了如下不可用于Arria 10器件的信号信息:
- rx_coreclk_hd
- rx_clkin
- rx_clkin_b
- rx_rst_proto_in
- rx_rst_proto_in_b
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2015年1月 |
2015.01.23 |
- 更新了14.1中的资源利用率列表。
- 更改了接收器选项以下参数的名称:
- Convert Level A to Level B (SMPTE 372M)更改为Convert HD-SDI dual link to 3G-SDI (level B)。
- Convert Level B to Level A (SMPTE 372M)更改为Convert 3G-SDI (level B) to HD-SDI dual link。
- 编辑了关于rx_format信号的信息,现在该信号报告视频传输格式而不是图像格式。信号报告3G Level A RGB或YCbCr 4:4:4格式。
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2014年8月 |
2014.08.18 |
- 添加了关于Arria 10器件的支持。
- 修改了资源利用率列表中关于所需ALM和主,副逻辑寄存器的信息。
- 添加了与Arria 10器件相关的信息。
- 添加了新增Arria 10设计实例的相关信息。
- 添加了设计实例实体和仿真测试台图示。
- 添加了输入信号连接:rx_manual和rx_is_lockedtodata。
- 添加了关于收发器重配置控制器—关于Arria 10设计,重配置接口被集成到Arria 10 Native PHY实例和TX PLL中。
- 添加了收发器重配置控制器信号。
- 增加了IP Catalog的信息,删除了关于MegaWizard Plug-In Manager的信息。
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2013年7月 |
2013.06.28 |
- 为每个新功能添加了一个部分:
- Tx PLL 动态切换
- SMPTE RP168切换
- 双/三标准的SD可选20-bit接口
- 添加了关于新的子模块,Convert SD Bit的信息。
- 添加了关于新参数SD Interface Bit Width的信息。
- 添加了更多关于设计实例组件—重配置管理,重配置路由器,Avalon-MM Translator的信息。
- 添加了更多关于设计实例运行的信息:
- 更新了协议和收发器信号列表。
- 更新了资源利用率列表。
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2012年11月 |
2012.11.15 |
首次发布。 |