仅对英特尔可见 — GUID: bhc1410937239327
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4. SDI II IP核参数
参数 |
值 |
说明 |
---|---|---|
配置选项 | ||
Video standard |
SD-SDI,HD-SDI,3G-SDI,HD-SDI dual link,Dual rate(高达HD-SDI),Triple rate(高达3G-SDI),Multi rate(高达12G-SDI) |
设置视频标准。
注: SD-SDI,HD-SDI dual link和Dual rate (高达HD-SDI)选项不适用于Arria 10器件。Multi rate(高达12G-SDI)选项不适用于Arria V,Cyclone V和Stratix V器件。
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SD interface bit width |
10,20 |
选择SD接口位宽。仅适用于双标准和三标准。 |
Direction |
Bidirectional,Receiver,Transmitter |
设置端口方向。正确选择使能或禁用接收器和发送器支持的逻辑。
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Transceiver and/or Protocol | Combined,Transceiver,Protocol |
选择收发器或协议组件,或两者。
注: 该选项仅适用于Arria V,Cyclone V和Stratix V器件。
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收发器选项 | ||
Transceiver reference clock frequency | 148.5/148.35 MHz, 74.25/74.175 MHz, |
选择收发器参考时钟频率。 74.25/74.175 MHz选项仅用于HD-SDI和HD-SDI双链路视频标准,以及选择CMU作为TX PLL。 |
TX PLL type | CMU, ATX |
为TX或双向端口选择发送器PLL。 使用ATX PLL有益于双向通道—可将ATX PLL用作发送PLL以取代另一通道中的CMU PLL。 |
Dynamic Tx clock switching | Off,Tx PLL switching,Tx PLL reference clock switching |
注: 该选项仅用于TX或双向端口,以及除SD-SDI以外的所有视频标准。
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接收器选项 |
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Increase error tolerance level |
On,Off |
打开该选项提高对有效视频终止(end of active video,EAV)标志,有效视频起始(start of active videos,SAV)标志连续丢失或错误帧的容限级别。 |
CRC error output |
On,Off |
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Extract Payload ID(SMPTE ST 352) |
On,Off |
必须为3G-SDI,HD SDI双链路,三标准和多标准模式打开该选项。1080p格式的连续检测需要已抽取的载荷ID。 开启Convert HD-SDI dual link to 3G-SDI(level B)或Convert 3G-SDI(level B)to HD-SDI dual link时,就必须打开这个用于设计实例演示的选项。 |
Convert HD-SDI dual link to 3G-SDI(level B) |
On,Off |
注: 该选项仅用于HD-SDI双链路接收器。
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Convert 3G-SDI (level B) to HD-SDI dual link |
On,Off |
注: 该选项仅用于3G-SDI接收器。
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发送器选项 |
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Insert payload ID(SMPTE ST 352) |
On,Off |
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参数 |
值 |
说明 |
---|---|---|
可用的设计实例 |
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Select Design | Parallel loopback with external VCXO,Parallel loopback without external VCXO,Serial loopback | 选择要生成的设计实例:
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设计实例选项 | ||
Tx PLL type |
CMU,fPLL |
设置收发器PLL类型。
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Dynamic TX clock switching |
Off,TX PLL switching,TX PLL reference clock switching |
打开该选项允许在1至1/1.001数据率间动态切换。仅在选择Serial loopback时该选项才可用。 |
设计实例文件 | ||
Simulation | On,Off | 打开该选项生成仿真测试台的必要文件。 |
Synthesis | On,Off | 打开该选项生成用于 Quartus® Prime编译和硬件演示的必要文件。 |
已生成的HDL格式 |
||
Generate File Format | Verilog,VHDL | 为已生成的设计实例文件集选择您所需的HDL格式。
注: 该选项仅决定生成的顶层IP文件的格式。所有其他文件(例如,实例测试台和硬件演示的顶层文件)均为Verilog HDL格式。
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目标开发套件 |
||
Select Board | No Development Kit,Arria 10 GX FPGA Development Kit,Custom Development Kit | 为目标设计实例选择开发板。
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目标器件 | ||
Change Target Device | On,Off | 打开该选项并根据开发套件选择您需要的器件版本。 |