SDI II IP核用户指南

ID 683133
日期 5/08/2017
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文档目录

4. SDI II IP核参数

表 7.  SDI II IP核参数
注: Transceiver Options仅适用于Arria VCyclone VStratix V器件。

参数

说明

配置选项

Video standard

SD-SDI,HD-SDI,3G-SDI,HD-SDI dual link,Dual rate(高达HD-SDI),Triple rate(高达3G-SDI),Multi rate(高达12G-SDI)

设置视频标准。

  • SD-SDI—行插入和抽取,以及CRC生成和抽取禁用选项
  • HD-SDI—行插入和抽取,以及CRC生成和抽取使能选项
  • 双标准,三标准或多标准SDI—包含用于各相应支持标准的处理块。还包含用于旁路路径,以及在输入标准间自动切换的逻辑。
注: SD-SDIHD-SDI dual linkDual rate (高达HD-SDI)选项不适用于Arria 10器件。Multi rate(高达12G-SDI)选项不适用于Arria V,Cyclone V和Stratix V器件。

SD interface bit width

10,20

选择SD接口位宽。仅适用于双标准和三标准。

Direction

Bidirectional,Receiver,Transmitter

设置端口方向。正确选择使能或禁用接收器和发送器支持的逻辑。

  • 双向—例化SDI发送器核接收器。
  • 接收器—例化SDI接收器。
  • 发送器—例化SDI发送器。
Transceiver and/or Protocol

Combined,Transceiver,Protocol

选择收发器或协议组件,或两者。

  • 收发器—包含tx/rx_phy_mgmt/phy_adapter和硬收发器。该选项有助于使用相同收发器组件同时支持SDI和ASI IP核。
  • 协议—允许移除或跨视频标准复用各子模块。发送器和接收器数据路径彼此独立。
注: 该选项仅适用于Arria V,Cyclone V和Stratix V器件。
收发器选项
Transceiver reference clock frequency

148.5/148.35 MHz,

74.25/74.175 MHz,

选择收发器参考时钟频率。

74.25/74.175 MHz选项仅用于HD-SDI和HD-SDI双链路视频标准,以及选择CMU作为TX PLL。

TX PLL type

CMU, ATX

为TX或双向端口选择发送器PLL。

使用ATX PLL有益于双向通道—可将ATX PLL用作发送PLL以取代另一通道中的CMU PLL。

Dynamic Tx clock switching

Off,Tx PLL switching,Tx PLL reference clock switching

  • Off:禁用动态切换
  • Tx PLL切换:例化2个PLL,且各带有一个参考输入时钟。
  • Tx PLL参考时钟切换:使用两个参考输入时钟例化PLL。
    注: 如果选择ATX PLL则该选项不可用。
打开该选项允许1至1/1.001数据率之间的动态切换。
注: 该选项仅用于TX或双向端口,以及除SD-SDI以外的所有视频标准。

接收器选项

Increase error tolerance level

On,Off

  • On:错误容限级= 15
  • Off:错误容限级= 4

打开该选项提高对有效视频终止(end of active video,EAV)标志,有效视频起始(start of active videos,SAV)标志连续丢失或错误帧的容限级别。

CRC error output

On,Off

  • On:CRC 监控(不适用于SD-SDI模式)
  • Off:无CRC监控(保存逻辑)

Extract Payload ID(SMPTE ST 352)

On,Off

  • On:抽取载荷ID
  • Off:无载荷ID抽取(保存逻辑)

必须为3G-SDI,HD SDI双链路,三标准和多标准模式打开该选项。1080p格式的连续检测需要已抽取的载荷ID。

开启Convert HD-SDI dual link to 3G-SDI(level B)Convert 3G-SDI(level B)to HD-SDI dual link时,就必须打开这个用于设计实例演示的选项。

Convert HD-SDI dual link to 3G-SDI(level B)

On,Off

  • On:转换成HD-SDI双链路接收器输出的B级(2 × SMPTE ST 292 HD-SDI映射,包括SMPTE ST 372双链路映射)。
  • Off:无转换
注: 该选项仅用于HD-SDI双链路接收器。

Convert 3G-SDI (level B) to HD-SDI dual link

On,Off

  • On:转换成 3G-SDI接收器输出的HD-SDI双链路(直接映像格式映射)。
  • Off:无转换
注: 该选项仅用于3G-SDI接收器。

发送器选项

Insert payload ID(SMPTE ST 352)

On,Off
  • On:插入载荷ID
  • Off:无载荷ID插入(保存逻辑)
表 8.  SDI II设计实例参数这些选项仅Arria 10器件可用。

参数

说明

可用的设计实例

Select Design Parallel loopback with external VCXO,Parallel loopback without external VCXO,Serial loopback 选择要生成的设计实例:
  • 并行环回带外部VCXO(Parallel loopback with external VCXO):并行环回设计带有一个外部VCXO。
  • 并行环回无外部VCXO(Parallel loopback without external VCXO):并行环回设计没有外部VCXO。
  • 串行环回(Serial loopback):仅当选择该选项时,动态时钟切换选项才可用。串行环回设计包括一个通过System Console控制的内部码型生成器。当您没有可用的视频资源时,该设计可进行简易示范。
设计实例选项

Tx PLL type

CMU,fPLL

设置收发器PLL类型。

  • CMU PLL仅支持高达3G-SDI的数据速率。
  • fPLL支持高达12G-SDI的所有数据速率。

Dynamic TX clock switching

Off,TX PLL switching,TX PLL reference clock switching

  • Off:禁用动态切换。
  • TX PLL切换:例化两个PLL,且各有一个参考输入时钟。
  • TX PLL参考时钟切换:例化一个带有两个参考输入时钟的PLL。

打开该选项允许在1至1/1.001数据率间动态切换。仅在选择Serial loopback时该选项才可用。

设计实例文件
Simulation On,Off 打开该选项生成仿真测试台的必要文件。
Synthesis On,Off 打开该选项生成用于 Quartus® Prime编译和硬件演示的必要文件。

已生成的HDL格式

Generate File Format Verilog,VHDL 为已生成的设计实例文件集选择您所需的HDL格式。
注: 该选项仅决定生成的顶层IP文件的格式。所有其他文件(例如,实例测试台和硬件演示的顶层文件)均为Verilog HDL格式。

目标开发套件

Select Board No Development Kit,Arria 10 GX FPGA Development Kit,Custom Development Kit 为目标设计实例选择开发板。
  • 无开发套件(No Development Kit):该选项不包括设计实例所有硬件方面。IP核设置虚拟管脚的所有管脚约束。
  • Arria 10 GX FPGA Development Kit:该选项自动选择工程的目标器件以匹配此开发套件上的器件。您可能需要更改使用Change Target Device参数的目标器件, 如果您的开发板版本对应不同的器件版本。IP核根据开发套件进行所有管脚约束。
  • 自定义开发套件(Custom Development Kit):该选项允许在第三方软件上通过Intel FPGA对设计实例进行测试。但您可能需要自行设置管脚约束。
目标器件
Change Target Device On,Off 打开该选项并根据开发套件选择您需要的器件版本。