SDI II IP核用户指南

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ID 683133
日期 5/08/2017
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1. SDI II IP核快速参考 2. SDI II IP核概述 3. SDI II IP核启用 4. SDI II IP核参数 5. SDI II IP核功能性说明 6. SDI II IP核信号 7. SDI II IP核设计考量 8. Arria V，Cyclone V和Stratix V器件的设计实例 A. SDI II IP核用户指南档案 B. SDI II IP核用户指南修订历史
2. SDI II IP核概述 x
2.1. 一般性说明 2.2. 性能和资源利用率
3. SDI II IP核启用 x
3.1. 安装和许可 3.2. 设计演练（Walkthrough） 3.3. SDI II IP核组件文件 3.4. 编译SDI II IP核设计 3.5. 编程FPGA
3.2. 设计演练（Walkthrough） x
3.2.1. 创建一个新的 Quartus® Prime工程 3.2.2. 启动IP Catalog 3.2.3. 参数化IP内核 3.2.4. 生成设计实例和仿真测试台
5. SDI II IP核功能性说明 x
5.1. 协议 5.2. 收发器 5.3. 子模块 5.4. 可选特性
5.1. 协议 x
5.1.1. 发送器 5.1.2. 接收器
5.3. 子模块 x
5.3.1. 插入行 5.3.2. 插入/检查CRC 5.3.3. 插入载荷ID 5.3.4. 匹配TRS 5.3.5. 扰频器 5.3.6. TX采样 5.3.7. 时钟使能生成器 5.3.8. RX采样 5.3.9. 检测视频标准 5.3.10. 检测1和1/1.001速率 5.3.11. 收发器控制器 5.3.12. 解扰器 5.3.13. TRS对齐器 5.3.14. 3Gb Demux 5.3.15. 抽取行 5.3.16. 抽取载荷ID 5.3.17. 检测格式 5.3.18. 同步流 5.3.19. 转换SD位 5.3.20. 插入同步位 5.3.21. 移除同步位
5.4. 可选特性 x
5.4.1. HD-SDI双链路到3G-SDI（Level B）转换 5.4.2. 3G-SDI（Level B）到HD-SDI双链路转换 5.4.3. SMPTE RP168切换支持 5.4.4. 双/三标准SD 20-Bit接口 5.4.5. Arria V，Cyclone V和Stratix V器件的动态TX时钟切换
6. SDI II IP核信号 x
6.1. SDI II核复位和时钟 6.2. 发送器协议信号 6.3. 接收器协议信号 6.4. 收发器信号
6.2. 发送器协议信号 x
6.2.1. 映像映射
6.3. 接收器协议信号 x
6.3.1. rx_format
7. SDI II IP核设计考量 x
7.1. 收发器操作指南 7.2. 时序违规
7.1. 收发器操作指南 x
7.1.1. Arria V，Cyclone V和Stratix V器件中收发器操作。 7.1.2. Arria 10器件中收发器操作
7.1.1. Arria V，Cyclone V和Stratix V器件中收发器操作。 x
7.1.1.1. 修改收发器重配置控制器 7.1.1.2. 修改重配置管理 7.1.1.3. 修改重配置
7.1.2. Arria 10器件中收发器操作 x
7.1.2.1. 合并同一通道中的Simplex模式收发器 7.1.2.2. 三标准和多标准下使用生成的Arria 10重配置管理 7.1.2.3. 确保独立RX和TX操作在相同通道中进行 7.1.2.4. Fitter阶段的潜在布线性问题
8. Arria V，Cyclone V和Stratix V器件的设计实例 x
8.1. 设计实例组件 8.2. 设计参考 8.3. 仿真SDI II IP核设计
8.1. 设计实例组件 x
8.1.1. 视频码型生成器 8.1.2. 收发器重配置控制器 8.1.3. 重配置管理 8.1.4. 重配置路由器 8.1.5. Avalon-MM Translators
8.2. 设计参考 x
8.2.1. 视频码型生成器信号 8.2.2. 收发器重配置控制器信号 8.2.3. 重配置管理参数 8.2.4. 重配置路由器信号
8.3. 仿真SDI II IP核设计 x
8.3.1. 仿真运行时间
1. SDI II IP核快速参考
2. SDI II IP核概述
3. SDI II IP核启用
4. SDI II IP核参数
5. SDI II IP核功能性说明
6. SDI II IP核信号
7. SDI II IP核设计考量
8. Arria V，Cyclone V和Stratix V器件的设计实例
A. SDI II IP核用户指南档案
B. SDI II IP核用户指南修订历史

8.2.3. 重配置管理参数

下表列出重配置管理的参数。

表 27.  Arria V，Cyclone V和Stratix V器件的重配置管理参数
参数 值 说明
NUM_CHS 1（最小） 进行重配置所需要的通道数。
FAMILY
  • Arria V
  • Arria V GZ
  • Cyclone V
  • Stratix V
支持的器件系列
DIRECTION
  • tx
  • rx
  • du
参数编辑器中所选内核的方向。该参数影响所生成设计实例中的已约束逻辑通道数。

如果要对设计进行任何更改，请忽略该参数并正确约束逻辑通道数。

请参考扩展成多通道部分来了解如何约束通道数。

VIDEO_STANDARD
  • tr
  • dl
当前视频标准。

指定dl用于HD双链路或tr用于其他标准。

XCVR_TX_PLL_SEL
  • 1
  • 2

选择执行TX PLL重配置的方法以进行动态时钟切换。指定为1来切换TX PLL或指定为2来切换TX PLL参考时钟。

该指定值必须与例化IP内核时选择的参数值相匹配。

请参考动态TX时钟切换部分了解更多关于时钟切换的信息。

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