SDI II IP核用户指南

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ID 683133
日期 5/08/2017
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1. SDI II IP核快速参考 2. SDI II IP核概述 3. SDI II IP核启用 4. SDI II IP核参数 5. SDI II IP核功能性说明 6. SDI II IP核信号 7. SDI II IP核设计考量 8. Arria V，Cyclone V和Stratix V器件的设计实例 A. SDI II IP核用户指南档案 B. SDI II IP核用户指南修订历史
2. SDI II IP核概述 x
2.1. 一般性说明 2.2. 性能和资源利用率
3. SDI II IP核启用 x
3.1. 安装和许可 3.2. 设计演练（Walkthrough） 3.3. SDI II IP核组件文件 3.4. 编译SDI II IP核设计 3.5. 编程FPGA
3.2. 设计演练（Walkthrough） x
3.2.1. 创建一个新的 Quartus® Prime工程 3.2.2. 启动IP Catalog 3.2.3. 参数化IP内核 3.2.4. 生成设计实例和仿真测试台
5. SDI II IP核功能性说明 x
5.1. 协议 5.2. 收发器 5.3. 子模块 5.4. 可选特性
5.1. 协议 x
5.1.1. 发送器 5.1.2. 接收器
5.3. 子模块 x
5.3.1. 插入行 5.3.2. 插入/检查CRC 5.3.3. 插入载荷ID 5.3.4. 匹配TRS 5.3.5. 扰频器 5.3.6. TX采样 5.3.7. 时钟使能生成器 5.3.8. RX采样 5.3.9. 检测视频标准 5.3.10. 检测1和1/1.001速率 5.3.11. 收发器控制器 5.3.12. 解扰器 5.3.13. TRS对齐器 5.3.14. 3Gb Demux 5.3.15. 抽取行 5.3.16. 抽取载荷ID 5.3.17. 检测格式 5.3.18. 同步流 5.3.19. 转换SD位 5.3.20. 插入同步位 5.3.21. 移除同步位
5.4. 可选特性 x
5.4.1. HD-SDI双链路到3G-SDI（Level B）转换 5.4.2. 3G-SDI（Level B）到HD-SDI双链路转换 5.4.3. SMPTE RP168切换支持 5.4.4. 双/三标准SD 20-Bit接口 5.4.5. Arria V，Cyclone V和Stratix V器件的动态TX时钟切换
6. SDI II IP核信号 x
6.1. SDI II核复位和时钟 6.2. 发送器协议信号 6.3. 接收器协议信号 6.4. 收发器信号
6.2. 发送器协议信号 x
6.2.1. 映像映射
6.3. 接收器协议信号 x
6.3.1. rx_format
7. SDI II IP核设计考量 x
7.1. 收发器操作指南 7.2. 时序违规
7.1. 收发器操作指南 x
7.1.1. Arria V，Cyclone V和Stratix V器件中收发器操作。 7.1.2. Arria 10器件中收发器操作
7.1.1. Arria V，Cyclone V和Stratix V器件中收发器操作。 x
7.1.1.1. 修改收发器重配置控制器 7.1.1.2. 修改重配置管理 7.1.1.3. 修改重配置
7.1.2. Arria 10器件中收发器操作 x
7.1.2.1. 合并同一通道中的Simplex模式收发器 7.1.2.2. 三标准和多标准下使用生成的Arria 10重配置管理 7.1.2.3. 确保独立RX和TX操作在相同通道中进行 7.1.2.4. Fitter阶段的潜在布线性问题
8. Arria V，Cyclone V和Stratix V器件的设计实例 x
8.1. 设计实例组件 8.2. 设计参考 8.3. 仿真SDI II IP核设计
8.1. 设计实例组件 x
8.1.1. 视频码型生成器 8.1.2. 收发器重配置控制器 8.1.3. 重配置管理 8.1.4. 重配置路由器 8.1.5. Avalon-MM Translators
8.2. 设计参考 x
8.2.1. 视频码型生成器信号 8.2.2. 收发器重配置控制器信号 8.2.3. 重配置管理参数 8.2.4. 重配置路由器信号
8.3. 仿真SDI II IP核设计 x
8.3.1. 仿真运行时间
1. SDI II IP核快速参考
2. SDI II IP核概述
3. SDI II IP核启用
4. SDI II IP核参数
5. SDI II IP核功能性说明
6. SDI II IP核信号
7. SDI II IP核设计考量
8. Arria V，Cyclone V和Stratix V器件的设计实例
A. SDI II IP核用户指南档案
B. SDI II IP核用户指南修订历史

6.2. 发送器协议信号

表 14.  发送器协议信号—与tx_pclk同步
注： S = 表示20-bit接口数目；4用于多标准（高达12G）模式，1用于其他模式。
信号 宽度 方向 说明
tx_enable_crc

1

输入

使能除SD-SDI以外所有模式的CRC插入。

注： 不适用于仅收发器配置。
tx_enable_ln

1

输入

使能除SD-SDI以外所有模式的LN插入。

注： 不适用于仅收发器配置。
tx_std

3

输入

发送器视频标准。

  • SD-SDI = 000
  • HD-SDI = 001
  • 3G-SDI Level A = 011
  • 3G-SDI Level B = 010
  • 6G-SDI 4 Streams Interleaved = 101
  • 6G-SDI 8 Streams Interleaved = 100
  • 12G-SDI 8 Streams Interleaved = 111
  • 12G-SDI16 Streams Interleaved= 110
注： 适用于3G-SDI，双标准，三标准和多标准模式。
tx_datain

20S

输入

用户提供的发送器并行数据。

  • SD-SDI =位19:10未使用；位9:0 C，Y多路复用
  • HD-SDI =位19:10 Y；位9:0 C
  • HD-SDI dual link =位19:10 Y link A，位9:0 C link A
  • 3G-SDI Level A =位19:10 Y；位9:0 C
  • 3G-SDI Level B =位19:10 C，Y多路复用（link A）；位9:0 C, Y多路复用（link B）
  • 6G-SDI：位79:40未使用；位39:30数据流1；位29:20数据流2；位 19:10数据流3；位9:0数据流4。
  • 12G-SDI：位79:70数据流1；位69:60数据流2；位59:50数据流3；位49:40数据流4；位39:30数据流5；位29:20数据流6；位19:10数据流7；位9:0数据流8

请参阅映像映射了解更多关于6G-SDI和12G-SDI图像映射的信息。

关于仅收发器配置，收发器在将这些数据发送到硬收发器时并不对其扰频。
tx_datain_b

20

输入

用户提供的用于link B的发送器并行数据。

HD-SDI dual link =位19:10 Y link B，位9:0 C link B

关于仅收发器配置，收发器在将这些数据发送到硬收发器时并不对其扰频。

注： 仅适用于HD-SDI双链路模式。
tx_datain_valid

1

输入

发送器并行数据有效。时序（H：High，L：Low）必须与tx_pclk时钟域同步并进行如下设置：

  • SD-SDI = 1H 4L 1H 5L
  • HD-SDI = H
  • 3G-SDI = H
  • HD-SDI Dual Link = H
  • 双标准= SD（1H 4L 1H 5L）；HD（1H 1L）
  • 三标准= SD（1H 4L 1H 5L）；HD（1H 1L）；3G（H）
  • 多标准(高达12G) = SD（1H 4L 1H 5L）；HD（1H 1L）；3G/6G/12G（H）

该信号可由SD-SDI，双标准，三标准和多标准模式的tx_dataout_valid信号驱动。

tx_datain_valid_b

1

输入

Link B的发送器并行数据有效。仅适用于HD-SDI双链路模式。

HD-SDI双链路 = H

该信号可由tx_dataout_valid_b信号驱动。

tx_trs

1

输入

发送器TRS输入。用于LN，CRC或载荷ID插入。

将该信号插入EVA和SAV TRS的第一个字。
  • 对于3G level B，6G 8个流交叉存取，以及12G 16个流交叉存取，第一个字表示两个tx_pclk周期。
  • 对于其他模式，第一个字表示一个tx_pclk周期。
注： 不适用于收发器配置。
tx_trs_b

1

输入

Link B的发送器TRS输入。

注： 仅适用于HD-SDI双链路组合或协议配置。
tx_ln

11S

输入

发送器行号。

禁用SD-SDI中的Insert Video Payload ID (SMPTE ST 352)选项时不可用。

tx_ln_b

11S

输入

Link B的发送器行号。用于3G-SDI，HD-SDI双链路，三标准和多标准（高达12G）行号插入。
tx_dataout

20S

输出
发送器并行数据输出。
  • Arria V，Cyclone V和Stratix V器件：仅可用于发送器协议配置。
  • Arria 10器件：任何包含TX核的情况下可用。
tx_dataout_b

20

输出

Link B的发送器并行数据输出。

注： 仅适用于HD-SDI双链路发送器协议配置。
tx_dataout_valid

1

输出

核生成数据有效。该信号可用于驱动tx_datain_valid。时序（H：High，L：Low）必须与tx_pclk时钟域同步，且具有如下设置：

  • SD-SDI = 1H 4L 1H 5L
  • HD-SDI = H
  • 3G-SDI = H
  • HD-SDI Dual Link = H
  • 双标准= SD（1H 4L 1H 5L）；HD（1H 1L）
  • 三标准= SD（1H 4L 1H 5L）；HD（1H 1L）；3G（H）
  • 多标准（高达12G）= SD（1H 4L 1H 5L）；HD（1H 1L）；3G/6G/12G（H）
tx_dataout_valid_b

1

输出

用于link B的核生成有效数据。时序（H：High，L：Low）与tx_dataout_valid信号相同，并与tx_pclk时钟域同步。

注： 仅适用于HD-SDI双链路模式。
tx_std_out

3

输出

表示被发送的视频标准。该信号与仅收发器配置中的tx_std连接。

注： 仅适用于3G-SDI，双标和三标发送器协议的配置。不适用于Arria 10器件。
tx_vpid_overwrite

1

输入

视频流中有嵌入的载荷ID时，核使能该信号以覆盖现有载荷IP。禁用时无效。

仅当使能Insert Payload ID (SMPTE ST 352)选项时可用。

tx_vpid_byte1

8S

输入

内核插入载荷ID字节1。

仅当使能Insert Payload ID (SMPTE ST 352)选项时可用。

tx_vpid_byte2

8S

输入

内核插入载荷ID字节2。

仅当使能Insert Payload ID (SMPTE ST 352)选项时可用。

tx_vpid_byte3

8S

输入

内核插入载荷ID字节3。

仅当使能Insert Payload ID (SMPTE ST 352)选项时可用。

tx_vpid_byte4

8S

输入

内核插入载荷ID字节4。

仅当使能Insert Payload ID (SMPTE ST 352)选项时可用。

tx_vpid_byte1_b

8S

输入

内核插入用于link B的载荷ID字节1。仅用于3G-SDI，HD-SDI双链路，三标准和多标准（高达12G）模式。

仅当使能Insert Payload ID (SMPTE ST 352)选项时可用。

tx_vpid_byte2_b

8S

输入

内核插入用于link B的载荷ID字节2。仅用于3G-SDI，HD-SDI双链路，三标准和多标准（高达12G）模式。

仅当使能Insert Payload ID (SMPTE ST 352)选项时可用。

tx_vpid_byte3_b

8S

输入

内核插入用于link B的载荷ID字节3。仅用于3G-SDI，HD-SDI双链路，三标准和多标准（高达12G）模式。

仅当使能Insert Payload ID (SMPTE ST 352)选项时可用。

tx_vpid_byte4_b

8S

输入

内核插入用于link B的载荷ID字节4。仅用于3G-SDI，HD-SDI双链路，三标准和多标准（高达12G）模式。

仅当使能Insert Payload ID (SMPTE ST 352)选项时可用。

tx_line_f0

11S

输入

插入载荷ID的字段0（F0）的行号。

仅当使能Insert Payload ID (SMPTE ST 352)选项时可用。

tx_line_f1

11S

输入

插入载荷ID的字段1（F1）的行号。

仅当使能Insert Payload ID (SMPTE ST 352)选项时可用。

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