HDMI Intel® Arria 10 FPGA IP设计示例用户指南

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ID 683156
日期 5/12/2021
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1. Intel® Arria® 10 器件的HDMI Intel® FPGA IP设计示例快速入门指南 2. HDMI 2.1设计示例(支持FRL = 1) 3. HDMI 2.0设计示例 (支持FRL = 0) 4. HDCP Over HDMI 2.0设计示例 5. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南归档 6. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南的修订历史
1. Intel® Arria® 10 器件的HDMI Intel® FPGA IP设计示例快速入门指南 x
1.1. 生成设计 1.2. 仿真设计 1.3. 编译和测试设计 1.4. HDMI Intel® FPGA IP设计示例参数
2. HDMI 2.1设计示例(支持FRL = 1) x
2.1. HDMI 2.1 RX-TX重发送设计结构图 2.2. 创建RX-Only或TX-Only设计 2.3. 硬件和软件要求 2.4. 目录结构 2.5. 设计组件 2.6. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 2.7. 设计软件流程 2.8. 以不同的FRL速率运行设计 2.9. 时钟方案 2.10. 接口信号 2.11. 设计RTL参数 2.12. 硬件设置 2.13. 仿真测试台 2.14. 设计限制 2.15. 调试功能 2.16. 升级您的设计
2.5. 设计组件 x
2.5.1. HDMI TX组件 2.5.2. HDMI RX组件 2.5.3. 顶级通用模块
2.15. 调试功能 x
2.15.1. 软件调试信息 2.15.2. 与TX连接的Sink的SCDC信息 2.15.3. 时钟频率测量
3. HDMI 2.0设计示例 (支持FRL = 0) x
3.1. HDMI 2.0 RX-TX*重发送设计结构图 3.2. 硬件和软件要求 3.3. 目录结构 3.4. 设计组件 3.5. Dynamic Range and Mastering (HDR) InfoFrame插入和过滤 3.6. 时钟方案 3.7. 接口信号 3.8. 设计RTL参数 3.9. 硬件设置 3.10. 仿真测试台 3.11. 升级您的设计
4. HDCP Over HDMI 2.0设计示例 x
4.1. 高带宽数字内容保护(HDCP) 4.2. HDCP Over HDMI设计示例体系结构 4.3. Nios II处理器软件流程 4.4. 设计演练(Design Walkthrough) 4.5. FPGA设计中嵌入的加密密钥的保护 4.6. 安全注意事项 4.7. 调试指南
4.4. 设计演练(Design Walkthrough) x
4.4.1. 设置硬件 4.4.2. 生成设计 4.4.3. Include HDCP Production Keys 4.4.4. 编译设计 4.4.5. 查看结果
4.4.3. Include HDCP Production Keys x
4.4.3.1. 将纯HDCP产品秘钥存储在FPGA中(Support HDCP Key Management = 0) 4.4.3.2. 将加密的HDCP产品密钥存储在外部闪存或EEPROM中(Support HDCP Key Management = 1)
4.4.5. 查看结果 x
4.4.5.1. 按钮和LED功能
4.7. 调试指南 x
4.7.1. HDCP状态信号 4.7.2. 修改HDCP软件参数 4.7.3. 从DCP秘钥文件的HDCP秘钥映射 4.7.4. 常见问题解答(FAQ)
4.7.3. 从DCP秘钥文件的HDCP秘钥映射 x
4.7.3.1. hdcp1x_tx_kmem.v和hdcp1x_rx_kmem.v文件 4.7.3.2. hdcp2x_rx_kmem.v文件 4.7.3.3. hdcp2x_tx_kmem.v文件
1. Intel® Arria® 10 器件的HDMI Intel® FPGA IP设计示例快速入门指南
2. HDMI 2.1设计示例(支持FRL = 1)
3. HDMI 2.0设计示例 (支持FRL = 0)
4. HDCP Over HDMI 2.0设计示例
5. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南归档
6. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南的修订历史

6. HDMI Intel® Arria® 10 FPGA IP设计示例用户指南的修订历史

文档版本 Intel® Quartus® Prime版本 IP版本 修订内容
2021.05.12 21.1 19.6.0
  • 在Figure 29 HDCP Over HDMI Design Example Block Diagram的描述中添加了When SUPPORT FRL = 1 or SUPPORT HDCP KEY MANAGEMENT = 1。
  • 在HDCP key memory files in Design Walkthrough中添加了步骤。
  • 在Setup the Hardware部分中添加了When SUPPORT FRL = 0。
  • 在Generate the Design中添加了开启Support HDCP Key Management参数的步骤。
  • 增添了一个新的小节Store encrypted HDCP production keys in the external flash memory or EEPROM (Support HDCP Key Management = 1)。
  • 将表Push Button and LED Indicators重命名为Push Button and LED Indicators (SUPPORT FRL = 0)。
  • 添加了表Push Button and LED Indicators (SUPPORT FRL = 1)。
  • 添加了新的章节Protection of Encryption Key Embedded in FPGA Design。
  • 添加了一个新章节Debug Guidelines和小节HDCP Status Signals，Modifying HDCP Software Parameter 和Frequently Asked Questions。
2021.04.01 21.1 19.6.0
  • 更新了图Components Required for RX-Only or TX-Only Design。
  • 更新了表Generated RTL Files。
  • 更新了图HDMI RX Top Components。
  • 删除了部分HDMI RX Top Link Training Process。
  • 更新了Running the Design in Different FRL Rates中的步骤。
  • 更新了图HDMI 2.1 Design Example Clocking Scheme。
  • 更新了表Clocking Scheme Signals。
  • 更新了图HDMI RX-TX Block Diagram，添加了从Transceiver Arbiter到TX top的连接。
2020.09.28 20.3 19.5.0
  • 在 HDMI Intel® FPGA IP Design Example Quick Start Guide for Intel® Arria® 10 Devices和HDMI 2.1 Design Example (Support FRL = 1)部分中删除了注释：FRL模式下的HDMI 2.1设计示例仅支持速度等级–1器件。此设计支持所有速度等级。
  • 从所有HDMI 2.1设计示例相关部分中删除了ls_clk信息。在设计示例中不再使用ls_clk域。
  • 在HDMI 2.1 Design Example (Support FRL = 1)，Creating RX-Only or TX-Only Designs Design Components和Clocking Scheme部分中更新了FRL模式下的HDMI 2.1设计示例的结构图。
  • 在Directory Structure部分中更新了目录和生成的文件。
  • 在Interface Signals部分中删除了无关信号，并添加或编辑了以下HDMI 2.1设计示例信号的描述：
    • sys_init
    • txpll_frl_locked
    • tx_os
    • txphy_rcfg* signals
    • tx_reconfig_done
    • txcore_tbcr
    • pio_in0_external_connection_export
  • 在Design RTL Parameters部分中添加了以下参数：
    • EDID_RAM_ADDR_WIDTH
    • BITEC_DAUGHTER_CARD_REV
    • USE FPLL
    • POLARITY_INVERSION
  • 在HDMI 2.0 Design Example (Support FRL = 0)，Creating RX-Only or TX-Only Designs Design Components和Clocking Scheme部分中更新了 Intel® Quartus® Prime Pro Edition软件的HDMI 2.0设计示例的结构图。
  • 在Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering部分中更新了时钟和复位信号名称。
  • 在Interface Signals部分中删除了无关信号，并添加或编辑了以下HDMI 2.0设计示例信号的描述：
    • clk_fpga_b3_p
    • REFCLK_FMCB_P
    • fmcb_la_tx_p_11
    • fmcb_la_rx_n_9e
    • fr_clck
    • reset_xcvr_powerup
    • nios_tx_i2c*信号
    • hdmi_ti_i2c*信号
    • tx_i2c_avalon*信号
    • clock_bridge_0_in_clk_clk
    • reset_bridge_0_reset_reset_n
    • i2c_master*信号
    • nios_tx_i2c*信号
    • measure_valid_pio_external_connection_export
    • oc_i2c_av_slave_translator_avalon_anti_slave_0*信号
    • powerup_cal_done_export
    • rx_pma_cal_busy_export
    • rx_pma_ch_export
    • rx_pma_rcfg_mgmt*信号
  • 在Simulation Testbench部分中添加了一个注释：对于Include I2C参数使能的设计，不支持仿真测试台。更新了仿真消息。
  • 更新了Upgrading Your Design部分。
2020.04.13 20.1 19.4.0
  • 在 HDMI Intel® FPGA IP Design Example Quick Start Guide for Intel® Arria® 10 Devices和Detailed Description for HDMI 2.1 Design Example (Support FRL = 1)部分中添加了注释：FRL模式下的HDMI 2.1设计示例仅支持速度等级–1器件。
  • 从 HDMI Intel® FPGA IP User Guide中移动了HDCP Over HDMI Design Example for Intel® Arria® 10 Devices部分。
  • 编辑了Simulating the Design部分，包括了音频样本生成器、边带数据生成器和辅助数据生成器，并更新了成功的仿真消息。
  • 删除了注释：仿真仅用于Support FRL禁用的设计。仿真现在也用于Support FRL使能的设计。
  • 更新了Detailed Description for HDMI 2.1 Design Example (Support FRL Enabled)部分中的特性描述。
  • 编辑了HDMI 2.1 RX-TX Design Block Diagram，Design Components和Creating RX-Only or TX-Only Designs部分中的HDMI 2.1设计示例的结构图。添加了新组件并删除了不再适用的组件。
  • 在Creating RX-Only or TX-Only Designs部分中编辑了main.c脚本指令。
  • 更新了Directory Structure部分，添加了HDMI 2.0和HDMI 2.1设计示例的新文件夹和文件。
  • 针对HDMI 2.1设计示例更新了Hardware and Software Requirements部分。
  • 在Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering部分中针对HDMI 2.1设计示例更新了结构图和信号描述。
  • 针对HDMI 2.1设计示例增添了一个新章节Running the Design in Different FRL Rates。
  • 针对HDMI 2.1设计示例更新了Clocking Scheme部分中的结构图和信号描述。
  • 针对HDMI 2.1设计示例在Hardware Setup部分中添加了user DIP switch的描述。
  • 针对HDMI 2.1设计示例更新了Design Limitations部分。
  • 更新了Upgrading Your Design部分。
  • 针对HDMI 2.0和HDMI 2.1设计示例更新了Simulation Testbench部分。
2020.01.16 19.4 19.3.0
  • 更新了 HDMI Intel® FPGA IP Design Example Quick Start Guide for Intel® Arria® 10 Devices部分，增添了关于最新添加的FRL模式的HDMI 2.1设计示例的信息。
  • 添加了一个新章节Detailed Description for HDMI 2.1 Design Example (Support FRL Enabled)，其中包含有关新添加的设计实例的所有相关信息。
  • 将HDMI Intel FPGA IP Design Example Detailed Description重命名为Detailed Description for HDMI 2.0 Design Example。
2019.10.31 18.1 18.1
  • 在tx_control_src文件夹中添加了生成的文件：ti_i2c.c和ti_i2c.h。
  • 在Hardware and Software Requirements和Compiling and Testing the Design部分中添加了对FMC子卡修订版11的支持。
  • 删除了Design Limitation部分。关于最大偏斜约束的时序违规的限制已在HDMI Intel® FPGA IP的18.1版本中解决。
  • 添加了一个新RTL参数BITEC_DAUGHTER_CARD_REV，使您能够选择Bitec HDMI子卡的版本。
  • 更新了fmcb_dp_m2c_p和fmcb_dp_c2m_p信号的描述，包含了关于FMC子卡版本11，6和4的信息。
  • 针对Bitec子卡版本11添加了以下信号：
    • hdmi_tx_ti_i2c_sda
    • hdmi_tx_ti_i2c_scl
    • oc_i2c_master_ti_avalon_anti_slave_address
    • oc_i2c_master_ti_avalon_anti_slave_write
    • oc_i2c_master_ti_avalon_anti_slave_readdata
    • oc_i2c_master_ti_avalon_anti_slave_writedata
    • oc_i2c_master_ti_avalon_anti_slave_waitrequest
  • 添加了一个有关Upgrading Your Design的部分。
2017.11.06 17.1 17.1
  • 根据Intel重命名将HDMI IP core重命名为HDMI Intel® FPGA IP。
  • 将术语Qsys更改成Platform Designer。
  • 添加了关于Dynamic Range and Mastering InfoFrame (HDR)插入和过滤特性的信息。
  • 更新了目录结构：
    • 添加了脚本和软件文件夹和文件。
    • 更新了common和hdr文件。
    • 删除了atx文件。
    • 区分 Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition文件。
  • 更新了Generating the Design部分，添加了用作10AX115S2F4I1SG的器件。
  • 编辑了收发器数据速率50-100 MHz TMDS时钟频率到2550-5000 Mbps。
  • 更新了RX-TX链路信息，您可以释放user_pb[2]按钮来禁用外部过滤。
  • 更新了Nios II软件流程图，包括对I2C master和HDMI source的控制。
  • 添加了关于Design Example GUI参数的信息。
  • 添加了HDMI RX和TX Top设计参数。
  • 添加了以下HDMI RX和TX顶层信号：
    • mgmt_clk
    • reset
    • i2c_clk
    • hdmi_clk_in
    • 删除了以下HDMI RX和TX顶层信号：
      • version
      • i2c_clk
  • 添加了一个注释：针对 Intel® Arria® 10 FPGA Development Kit and Bitec HDMI 2.0 Daughter卡对收发器模拟设置进行测试。你可以针对您的电路板对模拟设置进行修改。
  • 添加了几个解决方案的链接，以避免 Intel® Arria® 10 PLL参考时钟的PLL级联或非专用时钟路径的抖动。
  • 添加了一个注释：您不能使用收发器RX管脚作为HDMI RX的CDR refclk或用作HDMI TX的TX PLL refclk。
  • 添加一个关于如何对使用TX PMA和PCS bonding的设计添加set_max_skew约束的注释。
2017.05.08 17.0 17.0
  • 重命名为Intel。
  • 更改了部件编号。
  • 更新了目录结构：
    • 添加了hdr文件。
    • 将qsys_vip_passthrough.qsys更改成nios.qsys。
    • 添加了特定于 Intel® Quartus® Prime Pro Edition的文件。
  • 更新了信息：RX-TX Link模块也从HDMI RX辅助数据的High Dynamic Range (HDR) Infoframe上执行外部过滤，并通过Avalon ST multiplexer将一个示例HDR Infoframe插入到HDMI TX的辅助数据中。
  • 对Transceiver Native PHY描述添加了一个注释以满足HDMI TX通道间偏斜要求，您需要在Arria 10 Transceiver Native PHY参数编辑器中将TX channel bonding mode选项设置成PMA and PCS bonding。
  • 更新了os和measure信号的描述。
  • 修改了每个TMDS时钟频率范围内不同收发器数据速率的过采样因子，以支持TX FPLL直接时钟方案。
  • 将TX IOPLL到TX FPLL级联时钟方案更改成TX FPLL直接方案。
  • 添加了TX PMA重配置信号。
  • 编辑了USER_LED[7]过采样状态。1表示过采样(在Arria 10器件中数据速率 < 1,000 Mbps)。
  • 更新了HDMI Design Example Supported Simulators表。NCSim不支持VHDL。
  • 添加了Arria 10 HDMI IP Core Design Example User Guide存档版本的链接。
2016.10.31 16.1 16.1 首次发布。
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