HDMI Intel® Arria 10 FPGA IP设计示例用户指南

ID 683156
日期 5/12/2021
Public
文档目录

2.10. 接口信号

下表列出了FRL使能的HDMI设计示例的信号。
表 16.  顶层信号
信号 方向 宽度 说明
板载振荡器信号
clk_fpga_b3_p

Input

1

用于内核参考时钟的100 MHz自由运行时钟。

refclk4_p

Input

1

用于收发器参考时钟的100 MHz自由运行时钟。

用户按钮和LED
user_pb

Input

1

控制HDMI Intel® FPGA IP设计功能的按钮。

cpu_resetn

Input

1

全局复位。

user_led_g

Output

8

绿色LED显示。

请参考硬件设置来了解关于LED功能的详细信息。

user_dipsw

Input

1

用户定义的DIP开关。

请参考硬件设置来了解关于DIP开关功能的详细信息。

FMC端口B上的HDMI FMC子卡管脚
fmcb_gbtclk_m2c_p_0

Input

1

HDMI RX TMDS时钟。
fmcb_dp_m2c_p

Input

4

HDMI RX时钟,红色,绿色和蓝色数据通道。

fmcb_dp_c2m_p

Output

4

HDMI TX时钟,红色,绿色和蓝色数据通道。

fmcb_la_rx_p_9

Input

1

HDMI RX +5V电源检测。

fmcb_la_rx_p_8

Inout

1 HDMI RX热插拔检测。
fmcb_la_rx_n_8

Inout

1

DDC和SCDC的HDMI RX I2C SDA

fmcb_la_tx_p_10

Input

1 DDC和SCDC的HDMI RX I2C SCL
fmcb_la_tx_p_12

Input

1 HDMI TX热插拔检测。
fmcb_la_tx_n_12

Inout

1 DDC和SCDC的HDMI I2C SDA
fmcb_la_rx_p_10

Inout

1

DDC和SCDC的HDMI I2C SCL

fmcb_la_tx_n_9

Inout

1

转接驱动器控制的HDMI I2C SDA。

fmcb_la_rx_p_11

Inout

1

转接驱动器控制的HDMI I2C SCL。

表 17.  HDMI RX顶层信号
信号 方向 宽度 说明
时钟和复位信号
mgmt_clk

Input

1

系统时钟输入(100 MHz)。

reset

Input

1

系统复位输入。

rx_tmds_clk

Input

1

HDMI RX TMDS时钟。

i2c_clk

Input

1

DDC和SCDC接口的时钟输入。

rxphy_cdr_refclk1

Input

1

RX CDR参考时钟1的时钟输入。时钟频率是100 MHz。

rx_vid_clk

Output

1

视频时钟输出。

sys_init

Output

1

系统初始化,在上电时复位系统。

RX收发器和IOPLL信号
rxpll_tmds_locked

Output

1

表明TMDS clock IOPLL被锁定。

rxpll_frl_locked

Output

1

表明FRL clock IOPLL被锁定。

rxphy_serial_data

Input

4

到RX Native PHY的HDMI串行数据。

rxphy_ready

Output

1

表明RX Native PHY准备就绪。

rxphy_cal_busy_raw

Output

4

到收发器仲裁器的RX Native PHY校准忙信号。

rxphy_cal_busy_gated

Input

4

从收发器仲裁器到RX Native PHY的校准忙信号。

rxphy_rcfg_slave_write

Input

4

从RX Native PHY到收发器仲裁器的收发器重配置 Avalon® memory-mapped interface

rxphy_rcfg_slave_read

Input

4
rxphy_rcfg_slave_address

Input

40
rxphy_rcfg_slave_writedata

Input

128
rxphy_rcfg_slave_readdata

Output

128
rxphy_rcfg_slave_waitrequest

Output

4
RX重配置管理
rxphy_rcfg_busy

Output

1

RX重配置忙信号。

rx_tmds_freq

Output

24

HDMI RX TMDS时钟频率测量(in 10 ms)。

rx_tmds_freq_valid

Output

1

表明RX TMDS时钟频率测量是有效的。

rxphy_os

Output

1
过采样因子:
  • 0: 1x oversampling
  • 1: 5× oversampling
rxphy_rcfg_master_write

Output

1

到收发器仲裁器的RX重配置管理 Avalon® memory-mapped interface

rxphy_rcfg_master_read

Output

1
rxphy_rcfg_master_address

Output

12
rxphy_rcfg_master_writedata

Output

32
rxphy_rcfg_master_readdata

Input

32
rxphy_rcfg_master_waitrequest

Input

1
HDMI RX Core信号
rx_vid_clk_locked

Input

1

表明vid_clk是稳定的。

rxcore_frl_rate

Output

4

表明RX core正在运行的FRL速率。

  • 0: Legacy Mode (TMDS)
  • 1: 3 Gbps 3 lanes
  • 2: 6 Gbps 4 lanes
  • 3: 6 Gbps 4 lanes
  • 4: 8 Gbps 4 lanes
  • 5: 10 Gbps 4 lanes
  • 6: 12 Gbps 4 lanes
  • 7-15: Reserved
rxcore_frl_locked

Output

4

每个比特表示已实现FRL锁定的特定通道。当RX core成功执行对齐,去偏斜并实现通道锁定时,FRL被锁定。

  • 对于3-lane模式,当RX core每680个FRL字符周期接收到Scrambler Reset (SR)或Start-Super-Block (SSB)至少3次时,就实现了通道锁定。
  • 对于4-lane模式,当RX core每510个FRL字符周期接收到Scrambler Reset (SR)或Start-Super-Block (SSB)至少3次时,就实现了通道锁定。
rxcore_frl_ffe_levels

Output

4 对应于RX core中的SCDC 0x31 register bit [7:4]中的FFE_level bit。
rxcore_frl_flt_ready

Input

1 置位表示RX已准备好开始链路训练过程。置位时,SCDC register 0x40 bit 6中的FLT_ready bit也被置位。
rxcore_frl_src_test_config

Input

8 指定源测试配置。此值写入到SCDC register 0x35的SCDC Test Configuration寄存器中。
rxcore_tbcr

Output

1

表示TMDS比特时钟比;对应于SCDC register 0x20 bit 1中的TMDS_Bit_Clock_Ratio寄存器。

  • 当运行在HDMI 2.0模式下时,此比特被置位。表明40:1的TMDS比特时钟比。
  • 当运行在HDMI 1.4b模式下时,此比特没有被置位。表明10:1的TMDS比特时钟比。
  • 此比特不用于FRL模式。
rxcore_scrambler_enable

Output

1 指示接收的数据是否加扰;对应于SCDC register 0x20 bit 0中的Scrambling_Enable域。
rxcore_audio_de

Output

1

HDMI RX core音频接口

请参考 HDMI Intel® FPGA IP User Guide中的Sink Interfaces部分来了解详细信息。

rxcore_audio_data

Output

256
rxcore_audio_info_ai

Output

48
rxcore_audio_N

Output

20
rxcore_audio_CTS

Output

20
rxcore_audio_metadata

Output

165
rxcore_audio_format

Output

5
rxcore_aux_pkt_data

Output

72

HDMI RX core辅助接口

请参考 HDMI Intel® FPGA IP User Guide中的Sink Interfaces部分来了解详细信息。

rxcore_aux_pkt_addr

Output

6
rxcore_aux_pkt_wr

Output

1
rxcore_aux_data

Output

72
rxcore_aux_sop

Output

1
rxcore_aux_eop

Output

1
rxcore_aux_valid

Output

1
rxcore_aux_error

Output

1
rxcore_gcp

Output

6

HDMI RX core边带接口

请参考 HDMI Intel® FPGA IP User Guide中的Sink Interfaces部分来了解详细信息。

rxcore_info_avi

Output

123
rxcore_info_vsi

Output

61
rxcore_locked

Output

1

HDMI RX core视频端口

注: N = 每时钟像素

请参考 HDMI Intel® FPGA IP User Guide中的Sink Interfaces部分来了解详细信息。

rxcore_vid_data

Output

N*48
rxcore_vid_vsync

Output

N
rxcore_vid_hsync

Output

N
rxcore_vid_de

Output

N
rxcore_vid_valid

Output

1
rxcore_vid_lock

Output

1
rxcore_mode

Output

1

HDMI RX core控制和状态端口。

注: N = 每时钟符号

请参考 HDMI Intel® FPGA IP User Guide中的Sink Interfaces部分来了解详细信息。

rxcore_ctrl

Output

N*6
rxcore_color_depth_sync

Output

2
hdmi_5v_detect

Input

1

HDMI RX 5V检测和热插拔检测。

请参考 HDMI Intel® FPGA IP User Guide中的Sink Interfaces部分来了解详细信息。

hdmi_rx_hpd_n

Inout

1
rx_hpd_trigger

Input

1
I2C信号
hdmi_rx_i2c_sda

Inout

1

HDMI RX DDC和SCDC接口。

hdmi_rx_i2c_scl

Inout

1
RX EDID RAM信号
edid_ram_access

Input

1

HDMI RX EDID RAM访问接口。

当您想从EDID RAM写入或读取时,需要置位edid_ram_access,否则此信号应保持低电平。

当置位edid_ram_access时,热插拔信号置低以允许写入或读取EDID RAM。当EDID RAM访问完成后,您应该置低edid_ram_assess并且热插拔信号置位。由于热插拔信号切换,源将读取新的EDID。

edid_ram_address

Input

8
edid_ram_write

Input

1
edid_ram_read

Input

1
edid_ram_readdata

Output

8
edid_ram_writedata

Input

8
edid_ram_waitrequest

Output

1
表 18.  HDMI TX顶层信号
信号 方向 宽度 说明
时钟和复位信号
mgmt_clk

Input

1

系统时钟输入(100 MHz)。

reset

Input

1

系统复位输入。

tx_tmds_clk

Input

1

HDMI RX TMDS时钟。

txfpll_refclk1

Input

1

TX PLL参考时钟1的时钟输入。时钟频率是100 MHz。

tx_vid_clk

Output

1

视频时钟输出。

tx_frl_clk

Output

1

FRL时钟输出。

sys_init

Input

1

系统初始化,在上电时复位系统。

tx_init_done

Input

1

TX初始化,复位TX重配置管理模块和收发器重配置接口。

TX收发器和IOPLL信号
txpll_frl_locked

Output

1

表明链路速度时钟和FRL时钟IOPLL被锁定。

txfpll_locked

Output

1

表明TX PLL被锁定。

txphy_serial_data

Output

4

来自TX Native PHY的HDMI串行数据。

txphy_ready

Output

1

表明TX Native PHY准备就绪。

txphy_cal_busy

Output

1

TX Native PHY校准忙信号。

txphy_cal_busy_raw

Output

4

到收发器仲裁器的校准忙信号。

txphy_cal_busy_gated

Input

4

从收发器仲裁器到TX Native PHY的校准忙信号。

txphy_rcfg_busy

Output

1

表明正在进行TX PHY重配置。

txphy_rcfg_slave_write

Input

4

从TX Native PHY到收发器仲裁器的收发器重配置 Avalon® memory-mapped interface

txphy_rcfg_slave_read

Input

4
txphy_rcfg_slave_address

Input

40

txphy_rcfg_slave_writedata

Input

128
txphy_rcfg_slave_readdata

Output

128
txphy_rcfg_slave_waitrequest

Output

4
TX重配置管理
tx_tmds_freq

Input

24

HDMI TX TMDS时钟频率测量(in 10 ms)。

tx_os

Output

2
过采样因子:
  • 0: 1x oversampling
  • 1: 2× oversampling
  • 2: 8x oversampling
txphy_rcfg_master_write

Output

1

到收发器仲裁器的TX重配置管理 Avalon® memory-mapped interface

txphy_rcfg_master_read

Output

1
txphy_rcfg_master_address

Output

12
txphy_rcfg_master_writedata

Output

32
txphy_rcfg_master_readdata

Input

32
txphy_rcfg_master_waitrequest

Input

1
tx_reconfig_done Output 1

表明TX重配置过程完成。

HDMI TX Core信号
tx_vid_clk_locked

Input

1

表明vid_clk是稳定的。

txcore_ctrl

Input

N*6

HDMI TX core控制接口。

注: N = 每时钟像素

请参考 HDMI Intel® FPGA IP User Guide中的Source Interfaces部分来了解详细信息。

txcore_mode

Input

1
txcore_audio_de

Input

1

HDMI TX core音频接口。

请参考 HDMI Intel® FPGA IP User Guide中的Source Interfaces部分来了解详细信息。

txcore_audio_mute Input 1
txcore_audio_data

Input

256
txcore_audio_info_ai

Input

49
txcore_audio_N

Input

20
txcore_audio_CTS

Input

20
txcore_audio_metadata

Input

166
txcore_audio_format

Input

5
txcore_aux_ready

Output

1

HDMI TX core辅助接口。

请参考 HDMI Intel® FPGA IP User Guide中的Source Interfaces部分来了解详细信息。

txcore_aux_data

Input

72
txcore_aux_sop

Input

1
txcore_aux_eop

Input

1
txcore_aux_valid

Input

1
txcore_gcp

Input

6

HDMI TX core边带接口。

请参考 HDMI Intel® FPGA IP User Guide中的Source Interfaces部分来了解详细信息。

txcore_info_avi

Input

123
txcore_info_vsi

Input

62
txcore_i2c_master_write

Input

1

TX I2C master Avalon® memory-mapped interface到TX core中的I2C master。

注: 只有开启 Include I2C参数时,这些信号才可用。
txcore_i2c_master_read

Input

1
txcore_i2c_master_address

Input

4
txcore_i2c_master_writedata

Input

32
txcore_i2c_master_readdata

Output

32
txcore_vid_data

Input

N*48

HDMI TX core视频端口。

注: N = 每时钟像素

请参考 HDMI Intel® FPGA IP User Guide中的Source Interfaces部分来了解详细信息。

txcore_vid_vsync

Input

N
txcore_vid_hsync

Input

N
txcore_vid_de

Input

N
txcore_vid_ready Output 1
txcore_vid_overflow Output 1
txcore_vid_valid Input 1
txcore_frl_rate Input 4

SCDC寄存器接口。

txcore_frl_pattern Input 16
txcore_frl_start Input 1
txcore_scrambler_enable Input 1
txcore_tbcr Input 1
I2C信号
nios_tx_i2c_sda_in

Output

1

Nios® II处理器到输出缓冲器的SCDC和DDC的TX I2C Master接口。

注: 如果开启Include I2C参数,那么这些信号将被放置在TX core中,并且在此级别不可见。
nios_tx_i2c_scl_in

Output

1
nios_tx_i2c_sda_oe

Input

1
nios_tx_i2c_scl_oe

Input

1
nios_ti_i2c_sda_in

Output

1

Nios® II处理器到输出缓冲器的TX I2C Master接口,控制Bitec HDMI 2.1 FMC子卡上的TI转接驱动器。

nios_ti_i2c_scl_in

Output

1
nios_ti_i2c_sda_oe

Input

1
nios_ti_i2c_scl_oe Input 1
hdmi_tx_i2c_sda

Inout

1

从输出缓冲器到HDMI TX连接器的SCDC和DDC的TX I2C接口。

hdmi_tx_i2c_scl

Inout

1
hdmi_tx_ti_i2c_sda Inout 1

从输出缓冲器到Bitec HDMI 2.1 FMC子卡上的TI转接驱动器的TX I2C接口。

hdmi_tx_ti_i2c_scl Inout 1
热插拔检测信号
tx_hpd_req

Output

1 HDMI TX热插拔检测接口。
hdmi_tx_hpd_n

Input

1
表 19.  收发器仲裁器信号
信号 方向 宽度 说明
clk

Input

1

重配置时钟。此时钟必须与重配置管理模块共享同一时钟。

reset

Input

1

复位信号。此复位必须与重配置管理模块共享同一复位。

rx_rcfg_en

Input

1

RX重配置使能信号。

tx_rcfg_en

Input

1

TX重配置使能信号。

rx_rcfg_ch

Input

2

指示要在RX core上重配置哪个通道。此信号必须始终保持置位。

tx_rcfg_ch

Input

2

指示要在TX core上重配置哪个通道。此信号必须始终保持置位。

rx_reconfig_mgmt_write

Input

1

RX重配置管理的重配置 Avalon® memory-mapped interface

rx_reconfig_mgmt_read

Input

1
rx_reconfig_mgmt_address

Input

10

rx_reconfig_mgmt_writedata

Input

32
rx_reconfig_mgmt_readdata

Output

32
rx_reconfig_mgmt_waitrequest

Output

1
tx_reconfig_mgmt_write

Input

1

TX重配置管理的重配置 Avalon® memory-mapped interface

tx_reconfig_mgmt_read

Input

1
tx_reconfig_mgmt_address

Input

10

tx_reconfig_mgmt_writedata

Input

32
tx_reconfig_mgmt_readdata

Output

32
tx_reconfig_mgmt_waitrequest

Output

1
reconfig_write

Output

1

到收发器的重配置 Avalon® memory-mapped interface

reconfig_read

Output

1
reconfig_address

Output

10

reconfig_writedata

Output

32
rx_reconfig_readdata

Input

32
rx_reconfig_waitrequest

Input

1
tx_reconfig_readdata

Input

1
tx_reconfig_waitrequest

Input

1
rx_cal_busy

Input

1

RX收发器的校准状态信号。

tx_cal_busy

Input

1

TX收发器的校准状态信号。

rx_reconfig_cal_busy

Output

1

到RX收发器PHY复位控制的校准状态信号。

tx_reconfig_cal_busy

Output

1

来自TX收发器PHY复位控制的校准状态信号。

表 20.  RX-TX链路信号
信号 方向 宽度 说明
vid_clk

Input

1

HDMI视频时钟。

rx_vid_lock

Input

3

指示HDMI RX视频锁定状态。

rx_vid_valid

Input

1 HDMI RX视频接口。
rx_vid_de

Input

N
rx_vid_hsync

Input

N
rx_vid_vsync

Input

N
rx_vid_data

Input

N*48
rx_aux_eop

Input

1

HDMI RX辅助接口。

rx_aux_sop

Input

1
rx_aux_valid

Input

1
rx_aux_data

Input

72
tx_vid_de

Output

N

HDMI TX视频接口。

注: N = 每时钟像素
tx_vid_hsync

Output

N
tx_vid_vsync

Output

N
tx_vid_data

Output

N*48
tx_vid_valid

Output

1
tx_vid_ready

Input

1
tx_aux_eop

Output

1

HDMI TX辅助接口。

tx_aux_sop

Output

1
tx_aux_valid

Output

1
tx_aux_data

Output

72
tx_aux_ready

Input

1
表 21.   Platform Designer系统信号
信号 方向 宽度 说明
cpu_clk_in_clk_clk

Input

1

CPU时钟。

cpu_rst_in_reset_reset

Input

1

CPU复位。

edid_ram_slave_translator_avalon_anti_slave_0_address

Output

8

EDID RAM访问接口。

edid_ram_slave_translator_avalon_anti_slave_0_write

Output

1
edid_ram_slave_translator_avalon_anti_slave_0_read

Output

1
edid_ram_slave_translator_avalon_anti_slave_0_readdata

Input

8
edid_ram_slave_translator_avalon_anti_slave_0_writedata

Output

8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest

Input

1
hdmi_i2c_master_i2c_serial_sda_in

Input

1

Nios® II处理器到输出缓冲器的I2C Master接口,用于DDC和SCDC控制。

hdmi_i2c_master_i2c_serial_scl_in

Input

1
hdmi_i2c_master_i2c_serial_sda_oe

Output

1
hdmi_i2c_master_i2c_serial_scl_oe

Output

1
redriver_i2c_master_i2c_serial_sda_in

Input

1 Nios® II处理器到输出缓冲器的I2C Master接口,用于TI转接驱动器设置配置。
redriver_i2c_master_i2c_serial_scl_in

Input

1
redriver_i2c_master_i2c_serial_sda_oe

Output

1
redriver_i2c_master_i2c_serial_scl_oe

Output

1
pio_in0_external_connection_export

Input

32

并行输入输出接口。

  • Bit 0: 连接到user_dipsw信号,控制EDID直通模式。
  • Bit 1: TX HPD请求
  • Bit 2: TX收发器准备就绪
  • Bits 3: TX重配置完成
  • Bits 4–7: 保留
  • Bits 8–11: RX FRL速率
  • Bit 12: RX TMDS比特时钟比率
  • Bits 13–16: RX FRL锁定
  • Bits 17–20: RX FFE电平
  • Bit 21: RX对齐锁定
  • Bit 22: RX视频锁定
  • Bit 23: 用户按钮2,从外部sink读取SCDC寄存器
  • Bits 24-31: 保留
pio_out0_external_connection_export

Output

32

并行输入输出接口。

  • Bit 0: TX HPD确认
  • Bit 1: TX初始化完成
  • Bits 2–7: 保留
  • Bits 8–11: TX FRL速率
  • Bits 12–27: TX FRL链路培训码型
  • Bit 28: TX FRL起始
  • Bits 29-31: 保留
pio_out1_external_connection_export

Output

32

并行输入输出接口。

  • Bit 0: RX EDID RAM访问
  • Bit 1: RX FLT ready
  • Bits 2–7: 保留
  • Bits 8–15: RX FRL source测试配置
  • Bits 16-31: 保留