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2.12. 硬件设置
HDMI FRL使能的设计示例支持HDMI 2.1,为标准HDMI视频流执行循环演示。
要运行硬件测试,需要将一个HDMI使能的器件(例如带有HDMI接口的显卡)连接到HDMI sink输入。此设计支持HDMI 2.1或者HDMI 2.0/1.4b source和sink。
- HDMI sink将端口解码为一个标准视频流并发送到时钟恢复内核。
- HDMI RX core解码视频,辅助和音频数据,通过DCFIFO并行环回到HDMI TX core。
- FMC子卡的HDMI source端口将映像发送到监控器。
注: 如果您想使用另一个Intel FPGA开发板,那么您必须更改器件约束(device assignment)和管脚约束(pin assignment)。收发器模拟设置针对 Intel® Arria® 10 FPGA开发套件和Bitec HDMI 2.1子卡进行了测试。您可以对您自己的电路板修改设置。
按钮/LED | 功能 |
---|---|
cpu_resetn | 按一次执行系统复位。 |
user_dipsw | 用户定义的DIP开关,用于切换直通模式(passthrough mode)。
请参考以不同的FRL速率运行设计来了解关于设置不同FRL速率的详细信息。 |
user_pb[0] | 按一次将HPD信号切换到标准HDMI source。 |
user_pb[1] | 保留。 |
user_pb[2] |
按一次从与Bitec HDMI 2.1 FMC子卡的TX连接的sink读取SCDC寄存器。
注: 要使能读取操作,您必须在软件中将DEBUG_MODE设置为1。
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USER_LED[0] |
RX TMDS时钟PLL锁定状态。
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USER_LED[1] |
RX收发器准备就绪状态。
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USER_LED[2] |
RX链路速度时钟PLL和RX视频和FRL时钟PLL锁定状态。
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USER_LED[3] |
RX HDMI core对齐和偏斜锁定状态。
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USER_LED[4] |
RX HDMI视频锁定状态。
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USER_LED[5] |
TX链路速度时钟PLL和RX视频和FRL时钟PLL锁定状态。
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USER_LED[6] |
TX收发器ready状态。
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USER_LED[7] |
TX链路训练状态。
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