GPIO Intel® FPGA IP用户指南: Intel® Arria® 10和Intel® Cyclone® 10 GX器件

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ID 683136
日期 10/01/2019
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GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件
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GPIO Intel® FPGA IP的发布信息 GPIO Intel® FPGA IP特性 GPIO Intel® FPGA IP数据路径 GPIO Intel® FPGA IP接口信号 验证资源利用率和设计性能 GPIO Intel® FPGA IP参数设置 寄存器封装 GPIO Intel® FPGA IP时序 GPIO Intel® FPGA IP设计实例 Arria® V， Cyclone® V和 Stratix® V器件的IP移植流程 GPIO Intel® FPGA IP用户指南存档 GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件的文档修订历史
GPIO Intel® FPGA IP数据路径 x
输入路径 输出或输出使能路径
GPIO Intel® FPGA IP接口信号 x
共享信号 数据接口的数据比特顺序 输入和输出总线高位和低位 数据接口信号和相应的时钟
GPIO Intel® FPGA IP时序 x
时序组件 延迟单元 时序分析 时序收敛指南
时序分析 x
单数据速率输入寄存器 全速率或半速率DDIO输入寄存器 单数据速率输出寄存器 全速率或半速率DDIO输出寄存器
GPIO Intel® FPGA IP设计实例 x
GPIO IP核可综合 Intel® Quartus® Prime设计实例 GPIO IP核仿真设计实例
Arria® V， Cyclone® V和 Stratix® V器件的IP移植流程 x
移植您的ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR和ALTIOBUF IP核 指南：交换已移植IP中的datain_h和datain_l端口
GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件

GPIO Intel® FPGA IP参数设置

可以在 Intel® Quartus® Prime软件中对GPIO IP核进行参数设置。有三组选项：General、Buffer和Registers。
表 9.   GPIO IP Core参数 - General（通用）
参数 条件 允许值 说明
Data Direction —
  • Input
  • Output
  • Bidir

指定GPIO的数据方向。
Data width —

1至128

指定数据宽度。
Use legacy top-level port names —
  • On
  • Off

使用与 Stratix® V、 Arria® V和 Cyclone® V器件中相同的端口名称。

例如：dout成为dataout_h和dataout_l，以及din成为datain_h和datain_l。

注： 相比在 Stratix® V、 Arria® V和 Cyclone® V器件中，这些端口的行为会有所不同。 有关移植指南，请参阅相关信息。
表 10.   GPIO IP Core参数 - Buffer（缓冲器）
参数 条件 允许值 说明
Use differential buffer —
  • On
  • Off

如果启用，则使能差分I/O缓冲器。
Use pseudo differential buffer
  • Data Direction = Output
  • Use differential buffer = On
  • On
  • Off

如果在输出模式下启用，则使能伪差分输出缓冲器。

如果启用Use differential buffer，则该选项将双向模式自动启用。

Use bus-hold circuitry
  • Data Direction = Input or Bidir
  • Use differential buffer = Off
  • On
  • Off

如果开启，则总线保持电路可将I/O管脚上的信号微弱保持为其最后驱动的状态，其中输出缓冲器状态将会是1或0，但非高阻抗。
Use open drain output
  • Data Direction = Output or Bidir
  • Use differential buffer = Off
  • On
  • Off

如果开启，则开漏输出将器件使能以提供系统级的控制信号，例如，可经系统中多个器件置位的中断和写入使能信号。
Enable output enable port Data Direction = Output
  • On
  • Off

如果开启，则使能用户输入到OE端口。该选项自动对双向模式开启。
Enable seriestermination / paralleltermination ports —
  • On
  • Off

如果开启，则使能输出缓冲的seriesterminationcontrol和parallelterminationcontrol端口。

表 11.   GPIO IP Core参数 - Registers（寄存器）
参数 条件 允许值 说明
Register mode —
  • None
  • Simple register
  • DDIO
 指定GPIO IP核的寄存器模式：
  • None — 指定一个从/至缓冲器的简单线缆连接。
  • Simple register — 指定DDIO在单数据速率模式（SDR）中用作简单寄存器。Fitter可能会将该寄存器封装在I/O中。
  • DDIO — 指定IP核使用DDIO。
Enable synchronous clear / preset port
  • Register mode = DDIO
  • None
  • Clear
  • Preset

指定如何实现同步复位端口。

  • None — 禁用同步复位端口。
  • Clear — 使能SCLR端口用于同步清除。
  • Preset — 使能SSET端口用于同步预置。
Enable asynchronous clear / preset port
  • Register mode = DDIO
  • None
  • Clear
  • Preset

指定如何实现异步复位端口。

  • None — 禁用异步复位端口。
  • Clear — 使能ACLR端口用于异步清除。
  • Preset — 使能ASET端口用于异步预置。

ACLR和ASET信号为高有效电平。

Enable clock enable ports Register mode = DDIO
  • On
  • Off
  • On — 显现时钟使能（CKE）端口以支持对数据clock in（时钟脉冲输入）或clock out（时钟脉冲输出）的控制。该信号防止数据在无控制的情况下进行传递。
  • Off — 时钟使能端口未显现，且数据始终自动传递到寄存器。
Half Rate logic Register mode = DDIO
  • On
  • Off
 如果开启，则使能半速率DDIO。
Separate input / output Clocks
  • Data Direction = Bidir
  • Register mode = Simple register or DDIO
  • On
  • Off
 如果开启，则使能用于双向模式下输入和输入路径的独立时钟（CK_IN和CK_OUT）。
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