GPIO Intel® FPGA IP用户指南: Intel® Arria® 10和Intel® Cyclone® 10 GX器件

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ID 683136
日期 10/01/2019
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GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件
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GPIO Intel® FPGA IP的发布信息 GPIO Intel® FPGA IP特性 GPIO Intel® FPGA IP数据路径 GPIO Intel® FPGA IP接口信号 验证资源利用率和设计性能 GPIO Intel® FPGA IP参数设置 寄存器封装 GPIO Intel® FPGA IP时序 GPIO Intel® FPGA IP设计实例 Arria® V， Cyclone® V和 Stratix® V器件的IP移植流程 GPIO Intel® FPGA IP用户指南存档 GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件的文档修订历史
GPIO Intel® FPGA IP数据路径 x
输入路径 输出或输出使能路径
GPIO Intel® FPGA IP接口信号 x
共享信号 数据接口的数据比特顺序 输入和输出总线高位和低位 数据接口信号和相应的时钟
GPIO Intel® FPGA IP时序 x
时序组件 延迟单元 时序分析 时序收敛指南
时序分析 x
单数据速率输入寄存器 全速率或半速率DDIO输入寄存器 单数据速率输出寄存器 全速率或半速率DDIO输出寄存器
GPIO Intel® FPGA IP设计实例 x
GPIO IP核可综合 Intel® Quartus® Prime设计实例 GPIO IP核仿真设计实例
Arria® V， Cyclone® V和 Stratix® V器件的IP移植流程 x
移植您的ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR和ALTIOBUF IP核 指南：交换已移植IP中的datain_h和datain_l端口
GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件

GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件的文档修订历史

文档版本 Intel® Quartus® Prime版本 修订内容
2019.10.01 19.3 在延迟单元主题中，更正了.qsf约束代码中的打印错误。
2019.03.04 18.1 在“输入路径”，“输出路径”和“输出使能路径”主题中：
2018.08.28 18.0
  • 将Intel FPGA GPIO IP核用户指南文档重命为GPIO Intel FPGA IP用户指南：Intel® Arria® 10和Intel® Cyclone® 10 GX器件。
  • 对 Intel® Stratix® 10 GPIO IP用户指南添加了一个链接。
  • 将IP从"Intel FPGA GPIO"重命名为"GPIO Intel FPGA IP"。
  • 将"clk_fr"和"clk_hr"实例更正为"ck_fr"和"ck_hr"。
  • 更新了GPIO IP输入路径和输出路径结构图，以显示实际的IP核信号名。
日期 版本 修订内容
2017年11月 2017.11.06
  • 添加了对 Intel® Cyclone® 10 GX器件的支持。
  • 更新了图示中的信号名称，以匹配GPIO IP核中的信号名称。
  • 添加了输出路径波形。
  • 将“Altera GPIO IP core”更名为“Intel FPGA GPIO IP core”。
  • 将“Altera IOPLL IP core”更名为“Intel FPGA IOPLL IP core”。
  • 将“TimeQuest Timing Analyzer”更名为“Timing Analyzer”。
  • 将“Qsys”更名为“Platform Designer”。
  • 阐明ASET和ACLR信号均为高有效电平。
2017年5月 2017.05.08
  • 更新了列有GPIO缓冲器参数的表格，指定Use bus-hold circuitry参数选项的条件。
  • 品牌更名为Intel。
2016年10月 2016.10.31
  • 更新了输入路径波形。
  • 添加了一个描述din和dout总线中高位和低位的主题。
2016年8 月 2016.08.05
  • 添加了有关GPIO IP核中动态OCT支持的注释。
  • 更新了有关参数设置的主题，以提高准确性和清晰度。
  • 更新了有关生成设计实例的部分。
  • 添加了一个指南主题，说明从 Stratix® V， Arria® V和 Cyclone® V器件移植到GPIO IP核时传统端口的行为。
  • 对文档进行了重写和重构，以提高清晰度并易于参阅。
  • 将Quartus II更改成Quartus Prime。
2014年8 月 2014.08.18
  • 添加了时序信息。
  • 添加了寄存器封装信息。
  • 添加了Use legacy top-level port names参数。此为新参数。
  • 添加了寄存器封装信息。
  • 将术语megafunction（宏功能）替换成IP core。
2013年11月 2013.11.29 首次发布。
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