GPIO Intel® FPGA IP用户指南: Intel® Arria® 10和Intel® Cyclone® 10 GX器件

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ID 683136
日期 10/01/2019
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GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件
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GPIO Intel® FPGA IP的发布信息 GPIO Intel® FPGA IP特性 GPIO Intel® FPGA IP数据路径 GPIO Intel® FPGA IP接口信号 验证资源利用率和设计性能 GPIO Intel® FPGA IP参数设置 寄存器封装 GPIO Intel® FPGA IP时序 GPIO Intel® FPGA IP设计实例 Arria® V， Cyclone® V和 Stratix® V器件的IP移植流程 GPIO Intel® FPGA IP用户指南存档 GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件的文档修订历史
GPIO Intel® FPGA IP数据路径 x
输入路径 输出或输出使能路径
GPIO Intel® FPGA IP接口信号 x
共享信号 数据接口的数据比特顺序 输入和输出总线高位和低位 数据接口信号和相应的时钟
GPIO Intel® FPGA IP时序 x
时序组件 延迟单元 时序分析 时序收敛指南
时序分析 x
单数据速率输入寄存器 全速率或半速率DDIO输入寄存器 单数据速率输出寄存器 全速率或半速率DDIO输出寄存器
GPIO Intel® FPGA IP设计实例 x
GPIO IP核可综合 Intel® Quartus® Prime设计实例 GPIO IP核仿真设计实例
Arria® V， Cyclone® V和 Stratix® V器件的IP移植流程 x
移植您的ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR和ALTIOBUF IP核 指南：交换已移植IP中的datain_h和datain_l端口
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输出或输出使能路径

输出延迟单元通过输出缓冲器将数据发送到焊盘。

每个输出路径包含两级DDIO，分别是半速率和全速率。

图 4. 单端GPIO输出路径简化图


图 5. 半速率转换的DDIO模式下的输出路径波形
图 6. 输出使能路径简化图


输出路径和输出使能（OE）路径之间的区别在于OE路径不包含全速率DDIO。为支持OE路径中封装寄存器（packed-register）实现，可将简单寄存器作为全速率DDIO运行。出于相同原因，仅有一个半速率DDIO。

OE路径以如下三种基本模式运行：

  • Bypass（旁路） — 內核直接将数据发送到延迟单元、旁路所有DDIO。
  • Packed Register （封装寄存器）— 旁路半速率DDIO。
  • SDR output at half-rate（半速率SDR输出）—半速率DDIO将数据从全速率转换成半速率。
注： GPIO IP核不支持双向管脚的动态校准。对于需要双向管脚动态校准的应用，请参阅相关信息。
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