GPIO Intel® FPGA IP用户指南: Intel® Arria® 10和Intel® Cyclone® 10 GX器件

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ID 683136
日期 10/01/2019
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GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件
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GPIO Intel® FPGA IP的发布信息 GPIO Intel® FPGA IP特性 GPIO Intel® FPGA IP数据路径 GPIO Intel® FPGA IP接口信号 验证资源利用率和设计性能 GPIO Intel® FPGA IP参数设置 寄存器封装 GPIO Intel® FPGA IP时序 GPIO Intel® FPGA IP设计实例 Arria® V， Cyclone® V和 Stratix® V器件的IP移植流程 GPIO Intel® FPGA IP用户指南存档 GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件的文档修订历史
GPIO Intel® FPGA IP数据路径 x
输入路径 输出或输出使能路径
GPIO Intel® FPGA IP接口信号 x
共享信号 数据接口的数据比特顺序 输入和输出总线高位和低位 数据接口信号和相应的时钟
GPIO Intel® FPGA IP时序 x
时序组件 延迟单元 时序分析 时序收敛指南
时序分析 x
单数据速率输入寄存器 全速率或半速率DDIO输入寄存器 单数据速率输出寄存器 全速率或半速率DDIO输出寄存器
GPIO Intel® FPGA IP设计实例 x
GPIO IP核可综合 Intel® Quartus® Prime设计实例 GPIO IP核仿真设计实例
Arria® V， Cyclone® V和 Stratix® V器件的IP移植流程 x
移植您的ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR和ALTIOBUF IP核 指南：交换已移植IP中的datain_h和datain_l端口
GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件

时序收敛指南

对于GPIO输入寄存器，如果您未设置输入延迟链，则输入I/O传输很可能在保持时间失败。由于时钟延迟大于数据延迟而导致此失败。

要满足保持时间，使用输入延迟链将延迟添加到输入数据路径。一般来说，输入延迟链在–1速率等级时，大约是每步长60 ps。要获得通过时序需要的大致输入延迟链设置可将负保持裕量除以60 ps。

但是，如果I/O PLL驱动GPIO输入寄存器（简单寄存器或DDIO模式）的时钟，则可将补偿模式设置成源同步模式。Fitter将尝试配置I/O PLL以便为输入I/O时序分析提供较好的的建立和保持裕量。

对于GPIO输出和输出使能寄存器，可使用输出和输出使能延迟链对输出数据和时钟添加延迟。

  • 如果发现建立时间违规，则可增加输出时钟延迟链设置。
  • 如果发现保持时间违规，则可增加输出数据延迟链设置。
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