GPIO Intel® FPGA IP用户指南: Intel® Arria® 10和Intel® Cyclone® 10 GX器件

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ID 683136
日期 10/01/2019
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GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件
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GPIO Intel® FPGA IP的发布信息 GPIO Intel® FPGA IP特性 GPIO Intel® FPGA IP数据路径 GPIO Intel® FPGA IP接口信号 验证资源利用率和设计性能 GPIO Intel® FPGA IP参数设置 寄存器封装 GPIO Intel® FPGA IP时序 GPIO Intel® FPGA IP设计实例 Arria® V， Cyclone® V和 Stratix® V器件的IP移植流程 GPIO Intel® FPGA IP用户指南存档 GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件的文档修订历史
GPIO Intel® FPGA IP数据路径 x
输入路径 输出或输出使能路径
GPIO Intel® FPGA IP接口信号 x
共享信号 数据接口的数据比特顺序 输入和输出总线高位和低位 数据接口信号和相应的时钟
GPIO Intel® FPGA IP时序 x
时序组件 延迟单元 时序分析 时序收敛指南
时序分析 x
单数据速率输入寄存器 全速率或半速率DDIO输入寄存器 单数据速率输出寄存器 全速率或半速率DDIO输出寄存器
GPIO Intel® FPGA IP设计实例 x
GPIO IP核可综合 Intel® Quartus® Prime设计实例 GPIO IP核仿真设计实例
Arria® V， Cyclone® V和 Stratix® V器件的IP移植流程 x
移植您的ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR和ALTIOBUF IP核 指南：交换已移植IP中的datain_h和datain_l端口
GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件

输入路径

焊盘发送数据到输入缓冲器，而输入缓冲器驱动延迟单元。数据到达延迟单元的输出后，可编程旁路多路复用器选择要使用的功能和路径。 每个输入路径包含两级DDIO，分别是全速率和半速率。
图 2. 单端GPIO输入路径简化图


  1. 焊盘接收数据。
  2. DDIO IN (1)在ck_fr的上升沿和下降沿采集数据，并以单数据速率发送数据和以下波形图中的信号(A)和(B)。
  3. DDIO IN (2)和DDIO IN (3)将数据速率减半。
  4. dout[3:0]将数据显示为半速率总线。
图 3. 半速率转换的DDIO模式下的输入路径波形

该图中，数据从双倍数据速率的全速率时钟到单倍数据速率的半速率时钟。数据速率除以4，而总线大小以相同比率增加。GPIO IP核的整体吞吐量保持不变。

不同信号间的实际时序关系会基于您对全速率和半速率时钟选择的特定设计，延迟和相位而有所不同。


注： GPIO IP核不支持双向管脚的动态校准。对于需要双向管脚动态校准的应用，请参阅相关信息。
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