GPIO Intel® FPGA IP用户指南: Intel® Arria® 10和Intel® Cyclone® 10 GX器件

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ID 683136
日期 10/01/2019
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GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件
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GPIO Intel® FPGA IP的发布信息 GPIO Intel® FPGA IP特性 GPIO Intel® FPGA IP数据路径 GPIO Intel® FPGA IP接口信号 验证资源利用率和设计性能 GPIO Intel® FPGA IP参数设置 寄存器封装 GPIO Intel® FPGA IP时序 GPIO Intel® FPGA IP设计实例 Arria® V， Cyclone® V和 Stratix® V器件的IP移植流程 GPIO Intel® FPGA IP用户指南存档 GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件的文档修订历史
GPIO Intel® FPGA IP数据路径 x
输入路径 输出或输出使能路径
GPIO Intel® FPGA IP接口信号 x
共享信号 数据接口的数据比特顺序 输入和输出总线高位和低位 数据接口信号和相应的时钟
GPIO Intel® FPGA IP时序 x
时序组件 延迟单元 时序分析 时序收敛指南
时序分析 x
单数据速率输入寄存器 全速率或半速率DDIO输入寄存器 单数据速率输出寄存器 全速率或半速率DDIO输出寄存器
GPIO Intel® FPGA IP设计实例 x
GPIO IP核可综合 Intel® Quartus® Prime设计实例 GPIO IP核仿真设计实例
Arria® V， Cyclone® V和 Stratix® V器件的IP移植流程 x
移植您的ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR和ALTIOBUF IP核 指南：交换已移植IP中的datain_h和datain_l端口
GPIO Intel® FPGA IP用户指南： Intel® Arria® 10和 Intel® Cyclone® 10 GX器件

时序分析

Intel® Quartus® Prime软件不会自动生成GPIO IP核的SDC时序约束。必须手动输入时序约束。

遵循时序指南和实例以确保Timing Analyzer正确分析I/O时序。

  • 要对I/O接口路径执行适当的时序分析，请比照.sdc文件中的系统时钟管脚指定数据管脚的系统级约束。
  • 要对内核路径执行适当的时序分析，请在.sdc文件中定义这些时钟设置：
    • 时钟到内核寄存器
    • 时钟到简单寄存器和DDIO模式的I/O寄存器

本章节内容
单数据速率输入寄存器
全速率或半速率DDIO输入寄存器
单数据速率输出寄存器
全速率或半速率DDIO输出寄存器

相关信息
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