GPIO Intel® FPGA IP用户指南: Intel® Arria® 10和Intel® Cyclone® 10 GX器件

ID 683136
日期 10/01/2019
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全速率或半速率DDIO输出寄存器

全速率或半速率DDIO输出寄存器的输出侧相同。
表 17.  DDIO输出寄存器.sdc命令实例
命令 命令实例 说明
create_clockcreate_generated_clock

create_clock -name ddio_out_fr_clk -period "200 MHz" ddio_out_fr_clk

create_generated_clock -source ddio_out_fr_clk -name ddio_out_fr_outclk ddio_out_fr_outclk

生成DDIO的时钟和要传输的时钟。
set_output_delay

set_output_delay -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data

set_output_delay -add_delay -clock_fall -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data

指示Timing Analyzer针对输出时钟分析正负数据。
set_false_path

set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk

set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk

指示Timing Analyzer针对输出时钟的下降沿忽略源时钟的上升沿,并根据输出时钟的上升沿忽略源时钟的下降沿。