Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南

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ID 683814
日期 12/23/2020
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Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南
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Intel® Arria® 10 GX和GT管脚连接指南 Intel® Arria® 10 SX管脚连接指南 Intel® Arria® 10器件的电源共享指南 Intel® Arria® 10 GX、GT和SX器件系列管脚连接指南文档修订历史
Intel® Arria® 10 GX和GT管脚连接指南 x
时钟和PLL管脚 专用配置/JTAG管脚 可选/复用配置管脚 部分重配置管脚 差分I/O管脚 外部存储器接口和硬核存储器PHY管脚 参考管脚 电压传感器管脚 电源管脚 收发器管脚 Intel® Arria® 10 GX和GT管脚连接指南的注释
Intel® Arria® 10 SX管脚连接指南 x
HPS电源管脚 HPS专用I/O Bank管脚 HPS外部管脚 共享的3V I/O Bank管脚 Intel® Arria® 10 SX管脚连接指南的注释
Intel® Arria® 10器件的电源共享指南 x
示例1— Intel® Arria® 10 GX 示例2— Intel® Arria® 10 GX 示例3— Intel® Arria® 10 GX 示例4— Intel® Arria® 10 GX 示例5— Intel® Arria® 10 GX 示例6— Intel® Arria® 10 GT 示例7— Intel® Arria® 10 GT 示例8— Intel® Arria® 10 SX 示例9— Intel® Arria® 10 SX 示例10— Intel® Arria® 10 SX 示例11— Intel® Arria® 10 GX (使用SmartVID功能) 电源共享指南的注释
Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南

时钟和PLL管脚

注： Intel® 建议您创建一个 Intel® Quartus® Prime设计，输入器件I/O约束并编译设计。 Intel® Quartus® Prime软件将会根据I/O约束和布局规则检查管脚连接。这些规则因不同器件而异，这取决于器件密度、封装、I/O约束、电压分配以及其他未在本文档或器件手册中充分说明的因素。
表 1.  时钟和PLL管脚
管脚名称 管脚功能 管脚描述 连接指南
CLK_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_[0,1]p I/O，时钟输入

可用于数据输入或输出的专用高速时钟输入管脚。这些管脚都支持差分输入OCT RD、单端输入OCT RT以及单端输出OCT RS。

将未使用的管脚接地(GND)或者悬空它们。

如果管脚未连接，请使用 Intel® Quartus® Prime软件可编程的选项内部偏置这些管脚。这些管脚可保留为使能了弱上拉电阻的输入三态，或者保留为输出来驱动GND。

如果在 Intel® Arria® 10 SX器件中使用 Early I/O Release特性，那么要确保HPS SDRAM IP的输入时钟位于活动的HPS I/O bank之中。关于详细信息，请参考 Intel® Arria® 10 SoC Design Guidelines的HPS EMIF Design Consideration章节。

CLK_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_[0,1]n I/O，时钟输入

可用于数据输入或输出的专用高速时钟输入管脚。这些管脚都支持差分输入OCT RD、单端输入OCT RT以及单端输出OCT RS。

将未使用的管脚接地(GND)或者悬空它们。

如果管脚未连接，请使用 Intel® Quartus® Prime软件可编程的选项内部偏置这些管脚。这些管脚可保留为使能了弱上拉电阻的输入三态，或者保留为输出来驱动GND。

如果在 Intel® Arria® 10 SX器件中使用 Early I/O Release特性，那么要确保HPS SDRAM IP的输入时钟位于活动的HPS I/O bank之中。关于详细信息，请参考 Intel® Arria® 10 SoC Design Guidelines的HPS EMIF Design Consideration章节。

PLL_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_FB[0,1] I/O，时钟 可用作单端输入、单端输出或外部反馈输入管脚的复用I/O管脚。要了解关于所支持管脚的更多信息，请参阅器件管脚说明(pinout)文件。

将未使用的管脚接地(GND)或者悬空它们。

如果管脚未连接，请使用 Intel® Quartus® Prime软件可编程的选项内部偏置这些管脚。这些管脚可保留为使能了弱上拉电阻的输入三态，或者保留为输出来驱动GND。

PLL_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_CLKOUT[0:1] , PLL_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_CLKOUT[0:1]p I/O，时钟 可用作两个单端时钟输出管脚或一个差分时钟输出对的I/O管脚。要了解关于所支持管脚的更多信息，请参阅器件管脚说明(pinout)文件。

将未使用的管脚接地(GND)或者悬空它们。

如果管脚未连接，请使用 Intel® Quartus® Prime软件可编程的选项内部偏置这些管脚。这些管脚可保留为使能了弱上拉电阻的输入三态，或者保留为输出来驱动GND。

PLL_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_CLKOUT[0:1]n I/O，时钟 可用作两个单端时钟输出管脚或一个差分时钟输出对的I/O管脚。要了解关于所支持管脚的更多信息，请参阅器件管脚说明(pinout)文件。

将未使用的管脚接地(GND)或者悬空它们。

如果管脚未连接，请使用 Intel® Quartus® Prime软件可编程的选项内部偏置这些管脚。这些管脚可保留为使能了弱上拉电阻的输入三态，或者保留为输出来驱动GND。

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