Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南

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ID 683814
日期 12/23/2020
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Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南
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Intel® Arria® 10 GX和GT管脚连接指南 Intel® Arria® 10 SX管脚连接指南 Intel® Arria® 10器件的电源共享指南 Intel® Arria® 10 GX、GT和SX器件系列管脚连接指南文档修订历史
Intel® Arria® 10 GX和GT管脚连接指南 x
时钟和PLL管脚 专用配置/JTAG管脚 可选/复用配置管脚 部分重配置管脚 差分I/O管脚 外部存储器接口和硬核存储器PHY管脚 参考管脚 电压传感器管脚 电源管脚 收发器管脚 Intel® Arria® 10 GX和GT管脚连接指南的注释
Intel® Arria® 10 SX管脚连接指南 x
HPS电源管脚 HPS专用I/O Bank管脚 HPS外部管脚 共享的3V I/O Bank管脚 Intel® Arria® 10 SX管脚连接指南的注释
Intel® Arria® 10器件的电源共享指南 x
示例1— Intel® Arria® 10 GX 示例2— Intel® Arria® 10 GX 示例3— Intel® Arria® 10 GX 示例4— Intel® Arria® 10 GX 示例5— Intel® Arria® 10 GX 示例6— Intel® Arria® 10 GT 示例7— Intel® Arria® 10 GT 示例8— Intel® Arria® 10 SX 示例9— Intel® Arria® 10 SX 示例10— Intel® Arria® 10 SX 示例11— Intel® Arria® 10 GX (使用SmartVID功能) 电源共享指南的注释
Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南

HPS专用I/O Bank管脚

注： Intel® 建议您创建一个 Intel® Quartus® Prime设计，输入器件I/O约束并编译设计。 Intel® Quartus® Prime软件将会根据I/O约束和布局规则检查管脚连接。这些规则因不同器件而异，这取决于器件密度、封装、I/O约束、电压分配以及其他未在本文档或器件手册中充分说明的因素。
表 12.  HPS专用I/O Bank管脚
管脚名称 管脚功能 管脚描述 连接指南
HPS_CLK1 Input, Clock 驱动主PLL的专用时钟输入管脚。这为MPU，L3/L4子系统，调试子系统和Flash控制器提供时钟。还可以对此管脚进行编程以驱动外设。 将一个单端时钟源连接到此管脚。时钟源的I/O标准必须兼容于VCCIO_HPS。请参考 Intel® Arria® 10 Device Datasheet中的时钟源的有效频率范围。除非hps_clk_f保险丝烧断，否则此管脚上必须有一个输入时钟，以使HPS正常启动。
HPS_ nRST Bidirectional HPS模块的热复位。低电平有效双向管脚。当从电路板进行驱动时，支持调试操作的系统复位域会受到影响。任何冷HPS复位驱低HPS_nRST管脚。HPS_nRST在热复位上可能被驱低(如果使用Reset Manager中的nrstwarmmask寄存器进行使能)。 通过一个1-kΩ上拉电阻将此管脚连接到VCCIO_HPS。
HPS_ nPOR Input HPS模块的冷复位。复位所有HPS逻辑的低电平有效输入可以被复位。将HPS置于一个足以使软件进行启动的默认状态。此管脚有一个内部的25-kΩ上拉电阻，此电阻始终处于活动状态。 通过一个1–10-kΩ上拉电阻将此管脚连接到VCCIO_HPS。
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