Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南

下载 PDF
ID 683814
日期 12/23/2020
Public
文档目录
文档目录 x
Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南
Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南 x
Intel® Arria® 10 GX和GT管脚连接指南 Intel® Arria® 10 SX管脚连接指南 Intel® Arria® 10器件的电源共享指南 Intel® Arria® 10 GX、GT和SX器件系列管脚连接指南文档修订历史
Intel® Arria® 10 GX和GT管脚连接指南 x
时钟和PLL管脚 专用配置/JTAG管脚 可选/复用配置管脚 部分重配置管脚 差分I/O管脚 外部存储器接口和硬核存储器PHY管脚 参考管脚 电压传感器管脚 电源管脚 收发器管脚 Intel® Arria® 10 GX和GT管脚连接指南的注释
Intel® Arria® 10 SX管脚连接指南 x
HPS电源管脚 HPS专用I/O Bank管脚 HPS外部管脚 共享的3V I/O Bank管脚 Intel® Arria® 10 SX管脚连接指南的注释
Intel® Arria® 10器件的电源共享指南 x
示例1— Intel® Arria® 10 GX 示例2— Intel® Arria® 10 GX 示例3— Intel® Arria® 10 GX 示例4— Intel® Arria® 10 GX 示例5— Intel® Arria® 10 GX 示例6— Intel® Arria® 10 GT 示例7— Intel® Arria® 10 GT 示例8— Intel® Arria® 10 SX 示例9— Intel® Arria® 10 SX 示例10— Intel® Arria® 10 SX 示例11— Intel® Arria® 10 GX (使用SmartVID功能) 电源共享指南的注释
Intel® Arria® 10 GX，GT和SX器件系列管脚连接指南

收发器管脚

注： Intel® 建议您创建一个 Intel® Quartus® Prime设计，输入器件I/O约束并编译设计。 Intel® Quartus® Prime软件将会根据I/O约束和布局规则检查管脚连接。这些规则因不同器件而异，这取决于器件密度、封装、I/O约束、电压分配以及其他未在本文档或器件手册中充分说明的因素。
表 10.  收发器管脚
管脚名称 管脚功能 管脚描述 连接指南
VCCR_GXB[L1,R4] [C,D,E,F,G,H,I,J] Power 模拟电源、接收器、专用于器件左侧(L)或者右侧(R)的每个收发器bank。

将VCCR_GXB管脚连接到一个0.95V，1.03V或者1.12V低噪声开关稳压器。1.12V仅适用于 Intel® Arria® 10 GT器件。有关每个电压电平的收发器数据速率，请参考Notes to Power Supply Sharing Guidelines。

如果一侧上的所有收发器，fPLL和IOPLL都没有使用，那么这一侧上的那些内部bank的VCCR_GXB电源轨可以连接到GND以节省功耗。左侧或者右侧上的两个外部bank必须始终通电，以使器件能够正常操作。外部bank始终是一侧上的第一个bank (最低字母)和最后一个bank (最高字母)。

示例1—一侧上有8个收发器bank的器件。

  • VCCR_GXB1J—左侧顶部外部bank。请勿断电。
  • VCCR_GXB1I
  • VCCR_GXB1H
  • VCCR_GXB1G
  • VCCR_GXB1F
  • VCCR_GXB1E
  • VCCR_GXB1D
  • VCCR_GXB1C—左侧底部外部bank。请勿断电。
  • VCCR_GXB4J—右侧顶部外部bank。请勿断电。
  • VCCR_GXB4I
  • VCCR_GXB4H
  • VCCR_GXB4G
  • VCCR_GXB4F
  • VCCR_GXB4E
  • VCCR_GXB4D
  • VCCR_GXB4C—右侧底部外部bank。请勿断电。

示例2—一侧上有4个收发器bank的器件。

  • VCCR_GXB1F—左侧顶部外部bank。请勿断电。
  • VCCR_GXB1E
  • VCCR_GXB1D
  • VCCR_GXB1C—左侧底部外部bank。请勿断电。
  • VCCR_GXB4F—右侧顶部外部bank。请勿断电。
  • VCCR_GXB4E
  • VCCR_GXB4D
  • VCCR_GXB4C—右侧底部外部bank。请勿断电。

器件的同一侧上的VCCR_GXB管脚必须要有相同的电压。

如果两个电源均已通电，那么VCCT_GXB和VCCR_GXB电源电压电平必须相等。

请参考注释2、3、4、7和10。
VCCT_GXB[L1,R4] [C,D,E,F,G,H,I,J] Power 模拟电源、发送器、专用于器件左侧(L)或者右侧(R)的每个收发器bank。

将VCCT_GXB管脚连接到一个0.95V，1.03V或者1.12V低噪声开关稳压器。1.12V仅适用于 Intel® Arria® 10 GT器件。有关每个电压电平的收发器数据速率，请参考Notes to Power Supply Sharing Guidelines。

如果一侧上的所有的收发器、fPLL和IOPLL都没有使用，那么这一侧上的VCCT_GXB电源轨可被连接到GND以节省功耗，不管它们是内部bank还是外部bank。

器件的同一侧上的VCCT_GXB管脚必须要有相同的电压。

如果两个电源均已通电，那么VCCT_GXB和VCCR_GXB电源电压电平必须相等。

请参考注释2、3、4、7和10。
VCCH_GXB[L,R] Power 模拟电源、模块级发送器缓冲、专用于器件左侧(L)或者右侧(R)。

将VCCH_GXB连接到1.8V低噪声开关稳压器。通过适当的隔离过滤器，可以选择从与VCCPT相同的稳压器中获取VCCH_GXB。

所有收发器bank的所有VCCH_GXB都必须上电，以使器件正常运行(除了 Intel® Arria® 10 GX和GT器件的HF34和NF40封装)。对于 Intel® Arria® 10 GX和GT器件的HF34和NF40封装，如果一侧上的所有收发器，fPLL和IOPLL都没有使用，那么VCCH_GXBR电源轨可连接到GND，以节省功耗。

器件的同一侧上的VCCH_GXB管脚必须要有相同电压。

对VCCH_GXB管脚附近的VCCH_GXB电源轨提供了2.2nF的最小去耦。

为了减少电压调节器模块(VRM)开关噪声对通道抖动性能的影响，VCCH_GXB轨的VRM开关频率应该低于2 MHz。对于OTN应用，VCCH_GXB轨的VRM开关频率应该低于500 KHz。

请参考注释2、3、4、7和10。
GXB[L1,R4][C,D,E,F,G,H,I,J]_RX_[0:5]p , GXB[L,R][1][C,D,E,F,G,H,I,J]_REFCLK_CH[0:5]p Input 高速正差分接收器通道。专用于器件的左侧(L)或者右侧(R)的每个收发器bank。 这些管脚在使用时可以是AC耦合或DC耦合。将所有未使用的GXB_RXp管脚直接连接到GND、VCCR_GXB或VCCT_GXB管脚。
GXB[L1,R4][C,D,E,F,G,H,I,J]_RX_[0:5]n , GXB[L,R][1][C,D,E,F,G,H,I,J]_REFCLK_CH[0:5]n Input 高速负差分接收器通道。专用于器件的左侧(L)或者右侧(R)的每个收发器bank。 这些管脚在使用时可以是AC耦合或DC耦合。将所有未使用的GXB_RXn管脚直接连接到GND。
GXB[L1,R4][C,D,E,F,G,H,I,J]_TX_CH[0:5]p Output 高速正差分发送器通道。专用于器件的左侧(L)或者右侧(R)的每个收发器bank。 悬空所有未使用的GXB_TXp管脚。
GXB[L1,R4][C,D,E,F,G,H,I,J]_TX_CH[0:5]n Output 高速负差分发送器通道。专用于器件的左侧(L)或者右侧(R)的每个收发器bank。 悬空所有未使用的GXB_TXn管脚。
REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J]_CH[B,T]p Input

高速差分参考时钟正接收器通道，专用于器件左侧(L)或者右侧(R)的每个收发器bank。

即使收发器通道不能用，REFCLK_GXB也可以作为专用的时钟输入管脚与fPLL一起用于内核时钟生成。

如果所选的REFCLK I/O标准不是HCSL，那么这些管脚必须是AC耦合的。

在PCI Express配置中，如果所选的REFCLK I/O标准是HCSL，那么REFCLK支持DC耦合。

将所有未使用的管脚单独连接到GND或者通过一个10-kΩ电阻将所有未使用的管脚一起连接到GND。确保从管脚到电阻的走线尽可能短。

请参考注释9。
REFCLK_GXB[L1,R4][C,D,E,F,G,H,I,J]_CH[B,T]n Input

高速差分参考时钟补充，补充接收器通道，专用于器件的左侧(L)或者右侧(R)的每个收发器bank。

即使收发器通道不能用，REFCLK_GXB也可以作为专用的时钟输入管脚与fPLL一起用于内核时钟生成。

如果所选的REFCLK I/O标准不是HCSL，那么这些管脚必须是AC耦合的。

在PCI Express配置中，如果所选的REFCLK I/O标准是HCSL，那么REFCLK支持DC耦合。

将所有未使用的管脚单独连接到GND或者通过一个10-kΩ电阻将所有未使用的管脚一起连接到GND。确保从管脚到电阻的走线尽可能短。

请参考注释9。
CLKUSR I/O

此管脚作为收发器校准的时钟使用，并且在使用收发器是强制要求的。此管脚可以选择用于Hybrid Memory Cube (HMC)校准，也可以是配置时钟输入，用于同步多个器件的初始化。这是用户提供的时钟，输入频率必须是100 MHz到125 MHz的范围。

此管脚仅在没有使用收发器、HMC以及没有将其作为用户提供的配置时钟使用时才能作为GPIO管脚使用。

如果将CLKUSR管脚用于配置和收发器校准，那么在器件配置开始以及器件进入用户模式时，必须提供一个外部自由运行且稳定的时钟给CLKUSR管脚。如果器件在上电时没有出现这个时钟，那么收发器校准将会延迟直到该时钟出现。这可能会影响协议的合规性。

您需要确保对CLKUSR管脚提供适用于配置模式和收发器校准的通用时钟频率。

如果没有将CLKUSR管脚用于配置，而是将CLKUSR管脚用于收发器校准，那么在器件配置开始以及器件进入用户模式时，必须提供一个外部自由运行且稳定的时钟给CLKUSR管脚。如果器件在上电时没有出现这个时钟，那么收发器校准将会延迟直到该时钟出现。这可能会影响协议的合规性。

如果使用CLKUSR管脚进行配置，而不是使用CLKUSR管脚进行收发器校准，则必须使用用户提供的时钟输入。

关于详细信息，请参考Configuration, Design Security, and Remote System Upgrades for Intel® Arria® 10 Devices章节。

如果在下面的情况下没有使用CLKUSR管脚，则将CLKUSR管脚连接到GND：

  • 配置时钟输入
  • 收发器校准时钟
  • 一个I/O管脚
RREF_[T,B][L,R] Input fPLL、IOPLL和收发器的参考电阻，专用于器件的顶端(T)或底部(B)和左侧(L)或者右侧(R)。 如果使用器件的一侧(左侧或右侧)上的任何REFCLK管脚或者收发器通道或者IOPLL，那么必须通过其自身单独的2kΩ电阻，将器件的此侧上的每个RREF管脚连接到GND。否则，可以将此器件的此侧上的每个RREF管脚直接连接到GND。在PCB布局中，需要对管脚到电阻的走线进行布线，以避免任何干扰信号。
二级标题