MAX 10 FPGA器件数据表

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ID 683794
日期 9/22/2014
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1. MAX 10 FPGA 器件数据表
1. MAX 10 FPGA 器件数据表 x
1.1. 电气特性 1.2. 开关特性 1.3. 配置规范 1.4. 术语表 1.5. MAX 10 FPGA器件数据表的文档修订历史
1.1. 电气特性 x
1.1.1. 操作条件
1.1.1. 操作条件 x
1.1.1.1. 绝对最大额定值 1.1.1.2. 11.4年期限的跳变期间允许的最大过冲 1.1.1.3. 建议的操作条件 1.1.1.4. 编程/擦除规范 1.1.1.5. DC特征 1.1.1.6. I/O标准规范
1.1.1.1. 绝对最大额定值 x
1.1.1.1.1. 单电源供电器件的绝对最大额定值 1.1.1.1.2. 双电源供电器件的绝对最大额定值 1.1.1.1.3. 绝对最大额定值
1.1.1.3. 建议的操作条件 x
1.1.1.3.1. 单电源供电器件建议的电源供电操作条件 1.1.1.3.2. 双电源供电器件建议的电源操作条件 1.1.1.3.3. 建议的操作条件
1.1.1.5. DC特征 x
1.1.1.5.1. I/O管脚漏电流 1.1.1.5.2. 总线保持参数 1.1.1.5.3. 不带校准的串行OCT规范 1.1.1.5.4. 带校准的串行OCT在器件上电时的规范 1.1.1.5.5. 器件上电时进行校准后的OCT变化 1.1.1.5.6. 管脚电容 1.1.1.5.7. 内部弱上拉电阻 1.1.1.5.8. 热插拔规范 1.1.1.5.9. 施密特触发器输入的滞后规范
1.1.1.6. I/O标准规范 x
1.1.1.6.1. 单端I/O标准规范 1.1.1.6.2. 单端SSTL，HSTL和HSUL I/O参考电压规范 1.1.1.6.3. 单端SSTL，HSTL和HSUL I/O标准信号规范 1.1.1.6.4. 差分SSTL I/O标准规范 1.1.1.6.5. 差分HSTL和HSUL I/O标准规范 1.1.1.6.6. 差分I/O标准规范
1.2. 开关特性 x
1.2.1. 内核性能规范 1.2.2. 外设性能规范
1.2.1. 内核性能规范 x
1.2.1.1. 时钟树规范 1.2.1.2. PLL规范 1.2.1.3. 嵌入式乘法器规范 1.2.1.4. 存储器模块性能规范 1.2.1.5. UFM性能规范 1.2.1.6. ADC性能规范
1.2.1.6. ADC性能规范 x
1.2.1.6.1. 单电源供电器件ADC性能规范 1.2.1.6.2. 双电源供电器件ADC性能规范
1.2.2. 外设性能规范 x
1.2.2.1. 高速I/O规范 1.2.2.2. 存储器输出时钟抖动规范
1.2.2.1. 高速I/O规范 x
1.2.2.1.1. 真PPDS和仿真PPDS_E_3R发送器时序规范 1.2.2.1.2. 真RSDS和仿真RSDS_E_3R发送器时序规范 1.2.2.1.3. 仿真RSDS_E_1R发送器时序规范 1.2.2.1.4. 真Mini-LVDS和仿真Mini-LVDS_E_3R发送器时序规范 1.2.2.1.5. 真LVDS发送器时序 1.2.2.1.6. 仿真LVDS_E_3R，SLVS和Sub-LVDS发送器时序规范 1.2.2.1.7. LVDS，TMDS，HiSpi，SLVS和Sub-LVDS接收器时序规范
1.2.2.1.5. 真LVDS发送器时序 x
1.2.2.1.5.1. 单电源供电器件真LVDS发送器时序规范 1.2.2.1.5.2. 双电源供电器件真LVDS发送器时序规范
1.2.2.1.6. 仿真LVDS_E_3R，SLVS和Sub-LVDS发送器时序规范 x
1.2.2.1.6.1. 单电源供电器件仿真LVDS_E_3R发送器时序规范 1.2.2.1.6.2. 双电源供电器件仿真LVDS_E_3R，SLVS和Sub_LVDS发送器时序规范
1.2.2.1.7. LVDS，TMDS，HiSpi，SLVS和Sub-LVDS接收器时序规范 x
1.2.2.1.7.1. 单电源供电器件LVDS接收器时序规范 1.2.2.1.7.2. 双电源供电器件LVDS，TMDS，HiSpi，SLVS和Sub-LVDS接收器时序规范
1.3. 配置规范 x
1.3.1. JTAG时序参数 1.3.2. POR规范 1.3.3. 远程系统更新电路时序规范 1.3.4. 用户看门狗内部电路时序规范 1.3.5. 未压缩的原始二进制文件(.rbf)大小
1. MAX 10 FPGA 器件数据表

1.1.1.5.7. 内部弱上拉电阻

除了配置，测试和JTAG管脚，其它所有I/O管脚都一个使能弱上拉功能的选项。

表 16.   MAX® 10器件的内部弱上拉电阻—初步 如果外部源驱动高于VCCIO的管脚，那么管脚上拉电阻值可能会更低。
符号 参数 条件 最小 典型 最大 单位
R_PU 配置前和配置期间的I/O管脚上拉电阻的值，也是可编程上拉电阻选项使能时用户模式下的I/O管脚上拉电阻的值 VCCIO = 3.3 V ± 5% 7 12 18 kΩ
VCCIO = 3.0 V ± 5% 8 13 20 kΩ
VCCIO = 2.5 V ± 5% 10 15 25 kΩ
VCCIO = 1.8 V ± 5% 16 25 46 kΩ
VCCIO = 1.5 V ± 5% 20 36 82 kΩ
VCCIO = 1.2 V ± 5% 33 82 175 kΩ

在下面公式中，内部弱上拉电阻定义为：

图 3. 内部弱上拉电阻

最小条件： –40°C; VCCIO = VCC + 5%; VI = VCC + 5% – 50mV;

典型条件： 25°C; VCCIO = VCC; VI = 0 V;

最大条件： 125°C; VCCIO = VCC – 5%; VI = 0 V;

其中VI是指I/O管脚上的输入电压。

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