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1.2.2.1.7.2. 双电源供电器件LVDS,TMDS,HiSpi,SLVS和Sub-LVDS接收器时序规范
符号 | 参数 | 模式 | –I6,–C7,–I7 | –A7 | –C8 | 单位 | |||
---|---|---|---|---|---|---|---|---|---|
最小 | 最大 | 最小 | 最大 | 最小 | 最大 | ||||
fHSCLK | 输入时钟频率(高速I/O性能管脚) | x10 | 5 | 360 | 5 | 310 | 5 | 320 | MHz |
x8 | 5 | 360 | 5 | 310 | 5 | 320 | MHz | ||
x7 | 5 | 360 | 5 | 310 | 5 | 320 | MHz | ||
x4 | 5 | 360 | 5 | 310 | 5 | 320 | MHz | ||
x2 | 5 | 360 | 5 | 310 | 5 | 320 | MHz | ||
x1 | 5 | 360 | 5 | 310 | 5 | 320 | MHz | ||
HSIODR | 数据速率(高速I/O性能管脚) | x10 | 100 | 720 | 100 | 620 | 100 | 640 | Mbps |
x8 | 80 | 720 | 80 | 620 | 80 | 640 | Mbps | ||
x7 | 70 | 720 | 70 | 620 | 70 | 640 | Mbps | ||
x4 | 40 | 720 | 40 | 620 | 40 | 640 | Mbps | ||
x2 | 20 | 720 | 20 | 620 | 20 | 640 | Mbps | ||
x1 | 10 | 360 | 10 | 310 | 10 | 320 | Mbps | ||
fHSCLK | 输入时钟频率(低速I/O性能管脚) | x10 | 5 | 150 | 5 | 145 | 5 | 150 | MHz |
x8 | 5 | 150 | 5 | 145 | 5 | 150 | MHz | ||
x7 | 5 | 150 | 5 | 145 | 5 | 150 | MHz | ||
x4 | 5 | 150 | 5 | 145 | 5 | 150 | MHz | ||
x2 | 5 | 150 | 5 | 145 | 5 | 150 | MHz | ||
x1 | 5 | 300 | 5 | 290 | 5 | 300 | MHz | ||
HSIODR | 数据速率(低速I/O性能管脚) | x10 | 100 | 300 | 100 | 290 | 100 | 300 | Mbps |
x8 | 80 | 300 | 80 | 290 | 80 | 300 | Mbps | ||
x7 | 70 | 300 | 70 | 290 | 70 | 300 | Mbps | ||
x4 | 40 | 300 | 40 | 290 | 40 | 300 | Mbps | ||
x2 | 20 | 300 | 20 | 290 | 20 | 300 | Mbps | ||
x1 | 10 | 300 | 10 | 290 | 10 | 300 | Mbps | ||
SW | 采样窗口 | — | — | 400 | — | 400 | — | 400 | ps |
tx Jitter | 输入抖动 | — | — | 500 | — | 500 | — | 500 | ps |
tLOCK | PLL从器件配置结束进行锁定所需要的时间。 | — | — | 1 | — | 1 | — | 1 | ms |