MAX 10 FPGA器件数据表

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ID 683794
日期 9/22/2014
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1. MAX 10 FPGA 器件数据表
1. MAX 10 FPGA 器件数据表 x
1.1. 电气特性 1.2. 开关特性 1.3. 配置规范 1.4. 术语表 1.5. MAX 10 FPGA器件数据表的文档修订历史
1.1. 电气特性 x
1.1.1. 操作条件
1.1.1. 操作条件 x
1.1.1.1. 绝对最大额定值 1.1.1.2. 11.4年期限的跳变期间允许的最大过冲 1.1.1.3. 建议的操作条件 1.1.1.4. 编程/擦除规范 1.1.1.5. DC特征 1.1.1.6. I/O标准规范
1.1.1.1. 绝对最大额定值 x
1.1.1.1.1. 单电源供电器件的绝对最大额定值 1.1.1.1.2. 双电源供电器件的绝对最大额定值 1.1.1.1.3. 绝对最大额定值
1.1.1.3. 建议的操作条件 x
1.1.1.3.1. 单电源供电器件建议的电源供电操作条件 1.1.1.3.2. 双电源供电器件建议的电源操作条件 1.1.1.3.3. 建议的操作条件
1.1.1.5. DC特征 x
1.1.1.5.1. I/O管脚漏电流 1.1.1.5.2. 总线保持参数 1.1.1.5.3. 不带校准的串行OCT规范 1.1.1.5.4. 带校准的串行OCT在器件上电时的规范 1.1.1.5.5. 器件上电时进行校准后的OCT变化 1.1.1.5.6. 管脚电容 1.1.1.5.7. 内部弱上拉电阻 1.1.1.5.8. 热插拔规范 1.1.1.5.9. 施密特触发器输入的滞后规范
1.1.1.6. I/O标准规范 x
1.1.1.6.1. 单端I/O标准规范 1.1.1.6.2. 单端SSTL，HSTL和HSUL I/O参考电压规范 1.1.1.6.3. 单端SSTL，HSTL和HSUL I/O标准信号规范 1.1.1.6.4. 差分SSTL I/O标准规范 1.1.1.6.5. 差分HSTL和HSUL I/O标准规范 1.1.1.6.6. 差分I/O标准规范
1.2. 开关特性 x
1.2.1. 内核性能规范 1.2.2. 外设性能规范
1.2.1. 内核性能规范 x
1.2.1.1. 时钟树规范 1.2.1.2. PLL规范 1.2.1.3. 嵌入式乘法器规范 1.2.1.4. 存储器模块性能规范 1.2.1.5. UFM性能规范 1.2.1.6. ADC性能规范
1.2.1.6. ADC性能规范 x
1.2.1.6.1. 单电源供电器件ADC性能规范 1.2.1.6.2. 双电源供电器件ADC性能规范
1.2.2. 外设性能规范 x
1.2.2.1. 高速I/O规范 1.2.2.2. 存储器输出时钟抖动规范
1.2.2.1. 高速I/O规范 x
1.2.2.1.1. 真PPDS和仿真PPDS_E_3R发送器时序规范 1.2.2.1.2. 真RSDS和仿真RSDS_E_3R发送器时序规范 1.2.2.1.3. 仿真RSDS_E_1R发送器时序规范 1.2.2.1.4. 真Mini-LVDS和仿真Mini-LVDS_E_3R发送器时序规范 1.2.2.1.5. 真LVDS发送器时序 1.2.2.1.6. 仿真LVDS_E_3R，SLVS和Sub-LVDS发送器时序规范 1.2.2.1.7. LVDS，TMDS，HiSpi，SLVS和Sub-LVDS接收器时序规范
1.2.2.1.5. 真LVDS发送器时序 x
1.2.2.1.5.1. 单电源供电器件真LVDS发送器时序规范 1.2.2.1.5.2. 双电源供电器件真LVDS发送器时序规范
1.2.2.1.6. 仿真LVDS_E_3R，SLVS和Sub-LVDS发送器时序规范 x
1.2.2.1.6.1. 单电源供电器件仿真LVDS_E_3R发送器时序规范 1.2.2.1.6.2. 双电源供电器件仿真LVDS_E_3R，SLVS和Sub_LVDS发送器时序规范
1.2.2.1.7. LVDS，TMDS，HiSpi，SLVS和Sub-LVDS接收器时序规范 x
1.2.2.1.7.1. 单电源供电器件LVDS接收器时序规范 1.2.2.1.7.2. 双电源供电器件LVDS，TMDS，HiSpi，SLVS和Sub-LVDS接收器时序规范
1.3. 配置规范 x
1.3.1. JTAG时序参数 1.3.2. POR规范 1.3.3. 远程系统更新电路时序规范 1.3.4. 用户看门狗内部电路时序规范 1.3.5. 未压缩的原始二进制文件(.rbf)大小
1. MAX 10 FPGA 器件数据表

1.4. 术语表

表 50.  术语表
字母 主题 定义
A — —
B — —
C — —
D — —
E — —
F — —
G — —
H — —
I — —
J — —
K — —
L — —
M — —
N — —
O — —
P Preliminary （初步）

有些表格标示为“Preliminary”。Preliminary特性是通过使用仿真结果，处理数据，以及其它已知参数创建的。

最终数量取决于实际硅片特性和测试。数量反映了在最坏硅片工艺，电压和结温条件下的器件实际性能。在最终表格中没有初步标示。
Q — —
R RL 接收器差分输入分立电阻（在 MAX® 10器件外部）。
RSKM（接收器输入偏移裕量） HIGH-SPEED I/O模块： 采样窗口计算后的总剩余裕量，TCCS. RSKM = (TUI – SW – TCCS) / 2。
S 采样窗口（SW） 高速I/O模块：数据必须是有效的并被正确采集所用时间。建立和保持时间决定了采样窗口中理想的选通位置。
单端电压参考I/O标准

AC输入信号值表明接收器必须满足其时序规范所处于的电压电平。DC输入信号值表明接收器的最终逻辑状态被明确定义时所处于的电压电。接收器输入通过AC值后，该接收器变到新的逻辑状态。

只要输入超出DC阈值，新的逻辑状态就一直保持。这种方法旨在出现输入波形振铃时提供可预测的接收器时序。
T tC 高速接收器/发送器输入和输出时钟周期。
TCCS（通道到通道偏移） HIGH-SPEED I/O模块：最快与最慢输出边沿之间的时序差，包括tCO变化和时钟偏斜。时钟包括在TCCS测量中。
tcin 从时钟垫(clock pad)到I/O输入寄存器的延迟。
tCO 从时钟垫到I/O输出的延迟。
tcout 从时钟垫到I/O输出寄存器的延迟。
tDUTY 高速I/O模块：高速发送器输出时钟的占空比。
tFALL 信号从高电平到低电平的跳变时间（80-20％）。
tH 输入寄存器保持时间。
时间单元间隔（TUI） 高速I/O模块：偏移，传播延迟和数据时采样窗口所需的时序预算。（TUI = 1/（接收器输入时钟倍频因子）= t c/w）。
tINJITTER PLL时钟输入上的周期抖动。
tOUTJITTER_DEDCLK PLL驱动的专用时钟输出上的周期抖动。
tOUTJITTER_IO PLL驱动的通用I/O上的周期抖动。
tpllcin 从PLL inclk pad到I/O输入寄存器的延迟。
tpllcout 从PLL inclk pad到I/O输出寄存器的延迟。
tRISE 信号从低电平到高电平的跳变时间（80-20％）。
tSU 输入寄存器建立时间。
U — —
V VCM(DC) DC共模输入电压。
VDIF(AC) AC差分输入电压：切换所需要的最小AC输入差分电压。
VDIF(DC) DC差分输入电压：切换所需要的最小DC输入差分电压。
VICM 输入共模电压：接收器上差分信号的共模。
VID 输入差分电压摆幅：接收器上一个差分传输的正导体与补导体之间的电压差。
VIH 电压输入高：应用到输入上的最小正电压，器件接收此输入作为逻辑高。
VIH(AC) 高电平AC输入电压。
VIH(DC) 高电平DC输入电压。
VIL 电压输入低：应用到输入上的最大正电压，器件接收此输入作为逻辑低。
VIL (AC) 低电平AC输入电压。
VIL (DC) 低电平DC输入电压。
VIN DC输入电压。
VOCM 输出共模电压：发送器上的差分信号的共模。
VOD 输出差分电压摆幅：发送器上一个差分传输的正导体与补导体之间的电压差。VOD = VOH – VOL。
VOH 电压输出高：器件认为作为最小正高电平接收的输出上的最大正电压。
V OL 电压输出低：器件认为作为最小正低电平接收的输出上的最大正电压。
VOS 输出偏移电压：VOS = (VOH + VOL) / 2。
VOX (AC) AC差分输出交叉点电压：在此电压上差分输出信号必须交叉。
V REF SSTL, HSTL和HSUL I/O标准的参考电压。
VREF(AC) SSTL，HSTL和HSUL I/O标准的AC输入参考电压。VREF(AC) = VREF(DC) + 噪音。VREF上的峰峰AC噪音不应该超过VREF(DC)的2%。
VREF(DC) SSTL，HSTL和HSUL I/O标准的DC输入参考电压。
VSWING (AC) AC差分输入电压：切换所需要的AC输入电压。
VSWING (DC) DC差分输入电压：切换所需要的DC输入电压。
VTT SSTL，HSTL和HSUL I/O标准的端接电压。
VX (AC) AC差分输入交叉点电压：在此电压上差分输入信号必须交叉。
W — —
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Z — —
二级标题