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1. Intel® Stratix® 10时钟和PLL概述
2. Intel® Stratix® 10时钟和PLL体系结构和特性
3. Intel® Stratix® 10时钟和PLL设计考量
4. Intel® Stratix® 10时钟和PLL实现指南
5. 时钟控制 Intel Stratix 10 FPGA IP Core参考
6. IOPLL Intel® FPGA IP Core参考
7. IOPLL Reconfig Intel® FPGA IP Core参考
8. Intel® Stratix® 10时钟和PLL用户指南存档
9. Intel® Stratix® 10时钟和PLL用户指南的文档修订历史
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4.3.2.2.1. 使用高级模式的重新校准
按照下面步骤来使用高级模式执行I/O PLL重校准:
- 设置mgmt_address[9:8] = 2’b01以选择高级模式。
- 通过执行read-modify-write操作将mgmt_address[7:0] = 8’b01001001上的mgmt_writedata[6]设置成1’b1。
- 设置mgmt_address[7:0] = 8’b01001010和mgmt_wriredata[7:0] = 8’b00000011以使能校准接口。