Intel® Stratix® 10时钟和PLL用户指南

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ID 683195
日期 5/07/2018
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1. Intel® Stratix® 10时钟和PLL概述 2. Intel® Stratix® 10时钟和PLL体系结构和特性 3. Intel® Stratix® 10时钟和PLL设计考量 4. Intel® Stratix® 10时钟和PLL实现指南 5. 时钟控制 Intel Stratix 10 FPGA IP Core参考 6. IOPLL Intel® FPGA IP Core参考 7. IOPLL Reconfig Intel® FPGA IP Core参考 8. Intel® Stratix® 10时钟和PLL用户指南存档 9. Intel® Stratix® 10时钟和PLL用户指南的文档修订历史
1. Intel® Stratix® 10时钟和PLL概述 x
1.1. 时钟网络概述 1.2. PLL概述
2. Intel® Stratix® 10时钟和PLL体系结构和特性 x
2.1. 时钟网络体系结构和特性 2.2. PLL体系结构和特性
2.1. 时钟网络体系结构和特性 x
2.1.1. 时钟网络体系结构 2.1.2. 时钟资源 2.1.3. 可编程时钟布线源 2.1.4. 时钟控制特性
2.1.1. 时钟网络体系结构 x
2.1.1.1. 时钟网络层次结构 2.1.1.2. 时钟区域(Clock Sector) 2.1.1.3. 可编程时钟布线
2.1.3. 可编程时钟布线源 x
2.1.3.1. 专用时钟输入管脚 2.1.3.2. 内部逻辑 2.1.3.3. DPA时钟输出 2.1.3.4. 收发器时钟输出 2.1.3.5. PLL时钟输出
2.1.4. 时钟控制特性 x
2.1.4.1. 时钟门控(Clock Gating) 2.1.4.2. 时钟分频器(Clock Divider) 2.1.4.3. 动态时钟切换
2.1.4.1. 时钟门控(Clock Gating) x
2.1.4.1.1. 根时钟门(Root Clock Gate) 2.1.4.1.2. Sector Clock Gate 2.1.4.1.3. I/O PLL时钟门(I/O PLL Clock Gate) 2.1.4.1.4. LAB时钟门(LAB Clock Gate)
2.2. PLL体系结构和特性 x
2.2.1. PLL特性 2.2.2. PLL使用 2.2.3. PLL体系结构 2.2.4. PLL控制信号 2.2.5. 时钟反馈模式 2.2.6. 时钟倍频与分频 预缩放计数器N和乘法计数器M 后端缩放计数器，C 后端缩放计数器，L Delta-Sigma Modulator 小数模式(Fractional Mode) 整数模式(Integer Mode) 2.2.7. 可编程相移 2.2.8. 可编程占空比 2.2.9. PLL级联(PLL Cascading) 2.2.10. 时钟切换 2.2.11. PLL重配置和动态相移 2.2.12. PLL校准
2.2.4. PLL控制信号 x
2.2.4.1. 复位 2.2.4.2. 锁定(Locked)
2.2.5. 时钟反馈模式 x
2.2.5.1. 直接补偿模式(Direct Compensation Mode) 2.2.5.2. LVDS补偿模式 2.2.5.3. 源同步补偿模式 2.2.5.4. 正常补偿模式(Normal Compensation Mode) 2.2.5.5. 零延迟缓冲器模式 2.2.5.6. 外部反馈模式
2.2.10. 时钟切换 x
2.2.10.1. 自动切换 2.2.10.2. 手动覆盖的自动切换(Automatic Switchover with Manual Override) 2.2.10.3. 手动时钟切换
2.2.12. PLL校准 x
2.2.12.1. 上电校准 2.2.12.2. 用户校准
3. Intel® Stratix® 10时钟和PLL设计考量 x
3.1. 指南：时钟切换 3.2. fPLL IP Core约束 3.3. 指南：复位PLL 3.4. 指南：配置约束 3.5. 指南：时序收敛 3.6. 指南：I/O PLL重配置
4. Intel® Stratix® 10时钟和PLL实现指南 x
4.1. 时钟控制 Intel Stratix 10 FPGA IP Core 4.2. IOPLL Intel® FPGA IP Core 4.3. IOPLL Reconfig Intel Stratix 10 FPGA IP Core
4.2. IOPLL Intel® FPGA IP Core x
4.2.1. .mif文件生成 4.2.2. 实现IOPLL IP Core中的I/O PLL动态相移 4.2.3. 设计实例
4.2.1. .mif文件生成 x
4.2.1.1. 生成一个新的.mif文件 4.2.1.2. 对现有的.mif文件添加配置
4.2.2. 实现IOPLL IP Core中的I/O PLL动态相移 x
4.2.2.1. I/O PLL动态相移操作
4.2.3. 设计实例 x
4.2.3.1. 设计实例：使用IOPLL IP Core的动态相移
4.3. IOPLL Reconfig Intel Stratix 10 FPGA IP Core x
4.3.1. 实现IOPLL Reconfig IP Core中的I/O PLL重配置 4.3.2. IOPLL Reconfig IP Core重配置模式 4.3.3. 设计实例
4.3.1. 实现IOPLL Reconfig IP Core中的I/O PLL重配置 x
4.3.1.1. IOPLL与IOPLL Reconfig IP Core之间的连接 4.3.1.2. 连接IOPLL和IOPLL Reconfig IP Core
4.3.2. IOPLL Reconfig IP Core重配置模式 x
4.3.2.1. .mif流重配置(.mif Streaming Reconfiguration) 4.3.2.2. 高级模式重配置 4.3.2.3. 时钟门控重配置(Clock Gating Reconfiguration) 4.3.2.4. 动态相移重配置
4.3.2.1. .mif流重配置(.mif Streaming Reconfiguration) x
4.3.2.1.1. 使用.mif进行重新校准
4.3.2.2. 高级模式重配置 x
4.3.2.2.1. 使用高级模式的重新校准
4.3.3. 设计实例 x
4.3.3.1. 设计实例1：使用IOPLL Reconfig IP Core的.mif流重配置(Streaming Reconfiguration) 4.3.3.2. 设计实例2：使用IOPLL Reconfig IP Core的Clock Gating重配置 4.3.3.3. 设计实例3：使用IOPLL Reconfig IP Core的动态相移
5. 时钟控制 Intel Stratix 10 FPGA IP Core参考 x
5.1. 时钟控制 IP Core参数 5.2. 时钟控制 IP Core端口和信号
6. IOPLL Intel® FPGA IP Core参考 x
6.1. IOPLL IP Core参数 6.2. IOPLL IP Core端口和信号 6.3. IOPLL IP Core中的动态相移端口
6.1. IOPLL IP Core参数 x
6.1.1. IOPLL IP Core Parameters - PLL Tab 6.1.2. IOPLL IP Core Parameters - Settings Tab 6.1.3. IOPLL IP Core Parameters - Cascading Tab 6.1.4. IOPLL IP Core Parameters - Dynamic Reconfiguration Tab 6.1.5. IOPLL IP Core Parameters - Advanced Parameters Tab
7. IOPLL Reconfig Intel® FPGA IP Core参考 x
7.1. IOPLL Reconfig IP Core中的 Avalon® -MM接口端口 7.2. 地址总线和数据总线设置
7.2. 地址总线和数据总线设置 x
7.2.1. 高级模式重配置的地址总线和数据总线设置 7.2.2. 时钟门控重配置的输出时钟和相应数据比特设置 7.2.3. IOPLL Reconfig IP Core的动态相移的数据总线设置
7.2.1. 高级模式重配置的地址总线和数据总线设置 x
7.2.1.1. 带宽控制和电荷泵的数据总线设置 7.2.1.2. Ripplecap的数据总线设置
1. Intel® Stratix® 10时钟和PLL概述
2. Intel® Stratix® 10时钟和PLL体系结构和特性
3. Intel® Stratix® 10时钟和PLL设计考量
4. Intel® Stratix® 10时钟和PLL实现指南
5. 时钟控制 Intel Stratix 10 FPGA IP Core参考
6. IOPLL Intel® FPGA IP Core参考
7. IOPLL Reconfig Intel® FPGA IP Core参考
8. Intel® Stratix® 10时钟和PLL用户指南存档
9. Intel® Stratix® 10时钟和PLL用户指南的文档修订历史

2.2.6. 时钟倍频与分频

Intel® Stratix® 10 PLL输出频率与其输入参考时钟源有关，缩放因子如下：

  • 对于I/O PLL， M/(N × C)
  • 对于fPLL内核应用， M/(N × C × 2)

输入时钟被预缩放因子N分频，然后乘以反馈因子M。控制环路驱动VCO以匹配fin × (M/N)。当在正常模式或者源同步补偿模式下使用非专用反馈路径时，控制环路驱动VCO以匹配fin × ((M × Ci )/N)，其中Ci 是补偿的outclk C计数器值。 Intel® Quartus® Prime软件根据输入到 Intel® FPGA IP cores for I/O PLL and fPLL的输入频率、倍频和分频值来自动选择相应的缩放因子。

预缩放计数器N和乘法计数器M

每个PLL上均有一个预缩放计数器(N)和一个乘法计数器(M)。由于M和N计数器仅用于计算分频，因此这两个计数器不使用占空比控制。

后端缩放计数器，C

每个输出端口都有一个单独的后缩放计数器C。对于不同频率的多个C计数器输出，VCO的值被设为输出频率的最小公倍数，以满足其频率规范。例如，如果一个I/O PLL所要求的输出频率是55 MHz和100 MHz，那么 Intel® Quartus® Prime软件会将VCO设置为1.1 GHz(55 MHz和100 MHz在VCO频率范围内的最小公倍数)。然后，后缩放计数器C会降低每个输出端口的VCO频率。

后端缩放计数器，L

fPLL有一个额外的后缩放计数器L。L计数器使用 M/(N × L)缩放因子来综合其时钟源的频率。L计数器生成一个差分时钟对(0度和180度)并驱动收发时钟网络。

Delta-Sigma Modulator

delta-sigma modulator (DSM)与M乘法计数器一起，使fPLL能够运行在小数模式。DSM从周期到周期动态地修改 M计数器因子。M计数器因子的改变会产生一个非整型的M计数器因子均值。

小数模式(Fractional Mode)

在小数模式中，M计数器值等于M反馈因子和小数值的和。小数值等于 K/2 X ，K是一个0到(2 X – 1)之间的整数， X = 32。

整数模式(Integer Mode)

当fPLL运行在整数模式时，M是一个整数值，DSM是禁用的。

I/O PLL只能在整数模式下运行。

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