Intel® Stratix® 10时钟和PLL用户指南

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ID 683195
日期 5/07/2018
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1. Intel® Stratix® 10时钟和PLL概述 2. Intel® Stratix® 10时钟和PLL体系结构和特性 3. Intel® Stratix® 10时钟和PLL设计考量 4. Intel® Stratix® 10时钟和PLL实现指南 5. 时钟控制 Intel Stratix 10 FPGA IP Core参考 6. IOPLL Intel® FPGA IP Core参考 7. IOPLL Reconfig Intel® FPGA IP Core参考 8. Intel® Stratix® 10时钟和PLL用户指南存档 9. Intel® Stratix® 10时钟和PLL用户指南的文档修订历史
1. Intel® Stratix® 10时钟和PLL概述 x
1.1. 时钟网络概述 1.2. PLL概述
2. Intel® Stratix® 10时钟和PLL体系结构和特性 x
2.1. 时钟网络体系结构和特性 2.2. PLL体系结构和特性
2.1. 时钟网络体系结构和特性 x
2.1.1. 时钟网络体系结构 2.1.2. 时钟资源 2.1.3. 可编程时钟布线源 2.1.4. 时钟控制特性
2.1.1. 时钟网络体系结构 x
2.1.1.1. 时钟网络层次结构 2.1.1.2. 时钟区域(Clock Sector) 2.1.1.3. 可编程时钟布线
2.1.3. 可编程时钟布线源 x
2.1.3.1. 专用时钟输入管脚 2.1.3.2. 内部逻辑 2.1.3.3. DPA时钟输出 2.1.3.4. 收发器时钟输出 2.1.3.5. PLL时钟输出
2.1.4. 时钟控制特性 x
2.1.4.1. 时钟门控(Clock Gating) 2.1.4.2. 时钟分频器(Clock Divider) 2.1.4.3. 动态时钟切换
2.1.4.1. 时钟门控(Clock Gating) x
2.1.4.1.1. 根时钟门(Root Clock Gate) 2.1.4.1.2. Sector Clock Gate 2.1.4.1.3. I/O PLL时钟门(I/O PLL Clock Gate) 2.1.4.1.4. LAB时钟门(LAB Clock Gate)
2.2. PLL体系结构和特性 x
2.2.1. PLL特性 2.2.2. PLL使用 2.2.3. PLL体系结构 2.2.4. PLL控制信号 2.2.5. 时钟反馈模式 2.2.6. 时钟倍频与分频 2.2.7. 可编程相移 2.2.8. 可编程占空比 2.2.9. PLL级联(PLL Cascading) 2.2.10. 时钟切换 2.2.11. PLL重配置和动态相移 2.2.12. PLL校准
2.2.4. PLL控制信号 x
2.2.4.1. 复位 2.2.4.2. 锁定(Locked)
2.2.5. 时钟反馈模式 x
2.2.5.1. 直接补偿模式(Direct Compensation Mode) 2.2.5.2. LVDS补偿模式 2.2.5.3. 源同步补偿模式 2.2.5.4. 正常补偿模式(Normal Compensation Mode) 2.2.5.5. 零延迟缓冲器模式 2.2.5.6. 外部反馈模式
2.2.10. 时钟切换 x
2.2.10.1. 自动切换 2.2.10.2. 手动覆盖的自动切换(Automatic Switchover with Manual Override) 2.2.10.3. 手动时钟切换
2.2.12. PLL校准 x
2.2.12.1. 上电校准 2.2.12.2. 用户校准
3. Intel® Stratix® 10时钟和PLL设计考量 x
3.1. 指南：时钟切换 3.2. fPLL IP Core约束 3.3. 指南：复位PLL 3.4. 指南：配置约束 3.5. 指南：时序收敛 3.6. 指南：I/O PLL重配置
4. Intel® Stratix® 10时钟和PLL实现指南 x
4.1. 时钟控制 Intel Stratix 10 FPGA IP Core 4.2. IOPLL Intel® FPGA IP Core 4.3. IOPLL Reconfig Intel Stratix 10 FPGA IP Core
4.2. IOPLL Intel® FPGA IP Core x
4.2.1. .mif文件生成 4.2.2. 实现IOPLL IP Core中的I/O PLL动态相移 4.2.3. 设计实例
4.2.1. .mif文件生成 x
4.2.1.1. 生成一个新的.mif文件 4.2.1.2. 对现有的.mif文件添加配置
4.2.2. 实现IOPLL IP Core中的I/O PLL动态相移 x
4.2.2.1. I/O PLL动态相移操作
4.2.3. 设计实例 x
4.2.3.1. 设计实例：使用IOPLL IP Core的动态相移
4.3. IOPLL Reconfig Intel Stratix 10 FPGA IP Core x
4.3.1. 实现IOPLL Reconfig IP Core中的I/O PLL重配置 4.3.2. IOPLL Reconfig IP Core重配置模式 4.3.3. 设计实例
4.3.1. 实现IOPLL Reconfig IP Core中的I/O PLL重配置 x
4.3.1.1. IOPLL与IOPLL Reconfig IP Core之间的连接 4.3.1.2. 连接IOPLL和IOPLL Reconfig IP Core
4.3.2. IOPLL Reconfig IP Core重配置模式 x
4.3.2.1. .mif流重配置(.mif Streaming Reconfiguration) 4.3.2.2. 高级模式重配置 4.3.2.3. 时钟门控重配置(Clock Gating Reconfiguration) 4.3.2.4. 动态相移重配置
4.3.2.1. .mif流重配置(.mif Streaming Reconfiguration) x
4.3.2.1.1. 使用.mif进行重新校准
4.3.2.2. 高级模式重配置 x
4.3.2.2.1. 使用高级模式的重新校准
4.3.3. 设计实例 x
4.3.3.1. 设计实例1：使用IOPLL Reconfig IP Core的.mif流重配置(Streaming Reconfiguration) 4.3.3.2. 设计实例2：使用IOPLL Reconfig IP Core的Clock Gating重配置 4.3.3.3. 设计实例3：使用IOPLL Reconfig IP Core的动态相移
5. 时钟控制 Intel Stratix 10 FPGA IP Core参考 x
5.1. 时钟控制 IP Core参数 5.2. 时钟控制 IP Core端口和信号
6. IOPLL Intel® FPGA IP Core参考 x
6.1. IOPLL IP Core参数 6.2. IOPLL IP Core端口和信号 6.3. IOPLL IP Core中的动态相移端口
6.1. IOPLL IP Core参数 x
6.1.1. IOPLL IP Core Parameters - PLL Tab 6.1.2. IOPLL IP Core Parameters - Settings Tab 6.1.3. IOPLL IP Core Parameters - Cascading Tab 6.1.4. IOPLL IP Core Parameters - Dynamic Reconfiguration Tab 6.1.5. IOPLL IP Core Parameters - Advanced Parameters Tab
7. IOPLL Reconfig Intel® FPGA IP Core参考 x
7.1. IOPLL Reconfig IP Core中的 Avalon® -MM接口端口 7.2. 地址总线和数据总线设置
7.2. 地址总线和数据总线设置 x
7.2.1. 高级模式重配置的地址总线和数据总线设置 7.2.2. 时钟门控重配置的输出时钟和相应数据比特设置 7.2.3. IOPLL Reconfig IP Core的动态相移的数据总线设置
7.2.1. 高级模式重配置的地址总线和数据总线设置 x
7.2.1.1. 带宽控制和电荷泵的数据总线设置 7.2.1.2. Ripplecap的数据总线设置
1. Intel® Stratix® 10时钟和PLL概述
2. Intel® Stratix® 10时钟和PLL体系结构和特性
3. Intel® Stratix® 10时钟和PLL设计考量
4. Intel® Stratix® 10时钟和PLL实现指南
5. 时钟控制 Intel Stratix 10 FPGA IP Core参考
6. IOPLL Intel® FPGA IP Core参考
7. IOPLL Reconfig Intel® FPGA IP Core参考
8. Intel® Stratix® 10时钟和PLL用户指南存档
9. Intel® Stratix® 10时钟和PLL用户指南的文档修订历史

2.2.9. PLL级联(PLL Cascading)

Intel® Stratix® 10器件支持PLL-to-PLL级联，您最多可以级联两个PLL。同单一PLL相比，PLL级联可以综合更多的输出时钟频率。

如果在设计中级联PLL，那么源(上游)PLL必须采用低带宽设置，而目标(下游)PLL必须采用I/O PLL的高带宽设置和fPLL的中带宽设置。在级联期间，源PLL的输出用作目标PLL的参考时钟(输入)。级联PLL的带宽设置必须是不同的。如果级联PLL的带宽设置相同，那么这些级联PLL可能会在某些频率放大相位噪声。

Intel® Stratix® 10器件支持以下PLL-to-PLL级联模式：

  • 通过专用级联路径的I/O-PLL-to-I/O-PLL级联—上游I/O PLL和下游I/O PLL必须在同一I/O列中。
  • 通过内核时钟架构的I/O-PLL-to-I/O-PLL级联—对上游和下游I/O PLL的位置没有限制。

在两种PLL级联模式下，下游I/O PLL的permit_cal输入必须连接到上游I/O PLL的locked输出。

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