Intel® Stratix® 10时钟和PLL用户指南

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ID 683195
日期 5/07/2018
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1. Intel® Stratix® 10时钟和PLL概述 2. Intel® Stratix® 10时钟和PLL体系结构和特性 3. Intel® Stratix® 10时钟和PLL设计考量 4. Intel® Stratix® 10时钟和PLL实现指南 5. 时钟控制 Intel Stratix 10 FPGA IP Core参考 6. IOPLL Intel® FPGA IP Core参考 7. IOPLL Reconfig Intel® FPGA IP Core参考 8. Intel® Stratix® 10时钟和PLL用户指南存档 9. Intel® Stratix® 10时钟和PLL用户指南的文档修订历史
1. Intel® Stratix® 10时钟和PLL概述 x
1.1. 时钟网络概述 1.2. PLL概述
2. Intel® Stratix® 10时钟和PLL体系结构和特性 x
2.1. 时钟网络体系结构和特性 2.2. PLL体系结构和特性
2.1. 时钟网络体系结构和特性 x
2.1.1. 时钟网络体系结构 2.1.2. 时钟资源 2.1.3. 可编程时钟布线源 2.1.4. 时钟控制特性
2.1.1. 时钟网络体系结构 x
2.1.1.1. 时钟网络层次结构 2.1.1.2. 时钟区域(Clock Sector) 2.1.1.3. 可编程时钟布线
2.1.3. 可编程时钟布线源 x
2.1.3.1. 专用时钟输入管脚 2.1.3.2. 内部逻辑 2.1.3.3. DPA时钟输出 2.1.3.4. 收发器时钟输出 2.1.3.5. PLL时钟输出
2.1.4. 时钟控制特性 x
2.1.4.1. 时钟门控(Clock Gating) 2.1.4.2. 时钟分频器(Clock Divider) 2.1.4.3. 动态时钟切换
2.1.4.1. 时钟门控(Clock Gating) x
2.1.4.1.1. 根时钟门(Root Clock Gate) 2.1.4.1.2. Sector Clock Gate 2.1.4.1.3. I/O PLL时钟门(I/O PLL Clock Gate) 2.1.4.1.4. LAB时钟门(LAB Clock Gate)
2.2. PLL体系结构和特性 x
2.2.1. PLL特性 2.2.2. PLL使用 2.2.3. PLL体系结构 2.2.4. PLL控制信号 2.2.5. 时钟反馈模式 2.2.6. 时钟倍频与分频 2.2.7. 可编程相移 2.2.8. 可编程占空比 2.2.9. PLL级联(PLL Cascading) 2.2.10. 时钟切换 2.2.11. PLL重配置和动态相移 2.2.12. PLL校准
2.2.4. PLL控制信号 x
2.2.4.1. 复位 2.2.4.2. 锁定(Locked)
2.2.5. 时钟反馈模式 x
2.2.5.1. 直接补偿模式(Direct Compensation Mode) 2.2.5.2. LVDS补偿模式 2.2.5.3. 源同步补偿模式 2.2.5.4. 正常补偿模式(Normal Compensation Mode) 2.2.5.5. 零延迟缓冲器模式 2.2.5.6. 外部反馈模式
2.2.10. 时钟切换 x
2.2.10.1. 自动切换 2.2.10.2. 手动覆盖的自动切换(Automatic Switchover with Manual Override) 2.2.10.3. 手动时钟切换
2.2.12. PLL校准 x
2.2.12.1. 上电校准 2.2.12.2. 用户校准
3. Intel® Stratix® 10时钟和PLL设计考量 x
3.1. 指南：时钟切换 3.2. fPLL IP Core约束 3.3. 指南：复位PLL 3.4. 指南：配置约束 3.5. 指南：时序收敛 3.6. 指南：I/O PLL重配置
4. Intel® Stratix® 10时钟和PLL实现指南 x
4.1. 时钟控制 Intel Stratix 10 FPGA IP Core 4.2. IOPLL Intel® FPGA IP Core 4.3. IOPLL Reconfig Intel Stratix 10 FPGA IP Core
4.2. IOPLL Intel® FPGA IP Core x
4.2.1. .mif文件生成 4.2.2. 实现IOPLL IP Core中的I/O PLL动态相移 4.2.3. 设计实例
4.2.1. .mif文件生成 x
4.2.1.1. 生成一个新的.mif文件 4.2.1.2. 对现有的.mif文件添加配置
4.2.2. 实现IOPLL IP Core中的I/O PLL动态相移 x
4.2.2.1. I/O PLL动态相移操作
4.2.3. 设计实例 x
4.2.3.1. 设计实例：使用IOPLL IP Core的动态相移
4.3. IOPLL Reconfig Intel Stratix 10 FPGA IP Core x
4.3.1. 实现IOPLL Reconfig IP Core中的I/O PLL重配置 4.3.2. IOPLL Reconfig IP Core重配置模式 4.3.3. 设计实例
4.3.1. 实现IOPLL Reconfig IP Core中的I/O PLL重配置 x
4.3.1.1. IOPLL与IOPLL Reconfig IP Core之间的连接 4.3.1.2. 连接IOPLL和IOPLL Reconfig IP Core
4.3.2. IOPLL Reconfig IP Core重配置模式 x
4.3.2.1. .mif流重配置(.mif Streaming Reconfiguration) 4.3.2.2. 高级模式重配置 4.3.2.3. 时钟门控重配置(Clock Gating Reconfiguration) 4.3.2.4. 动态相移重配置
4.3.2.1. .mif流重配置(.mif Streaming Reconfiguration) x
4.3.2.1.1. 使用.mif进行重新校准
4.3.2.2. 高级模式重配置 x
4.3.2.2.1. 使用高级模式的重新校准
4.3.3. 设计实例 x
4.3.3.1. 设计实例1：使用IOPLL Reconfig IP Core的.mif流重配置(Streaming Reconfiguration) 4.3.3.2. 设计实例2：使用IOPLL Reconfig IP Core的Clock Gating重配置 4.3.3.3. 设计实例3：使用IOPLL Reconfig IP Core的动态相移
5. 时钟控制 Intel Stratix 10 FPGA IP Core参考 x
5.1. 时钟控制 IP Core参数 5.2. 时钟控制 IP Core端口和信号
6. IOPLL Intel® FPGA IP Core参考 x
6.1. IOPLL IP Core参数 6.2. IOPLL IP Core端口和信号 6.3. IOPLL IP Core中的动态相移端口
6.1. IOPLL IP Core参数 x
6.1.1. IOPLL IP Core Parameters - PLL Tab 6.1.2. IOPLL IP Core Parameters - Settings Tab 6.1.3. IOPLL IP Core Parameters - Cascading Tab 6.1.4. IOPLL IP Core Parameters - Dynamic Reconfiguration Tab 6.1.5. IOPLL IP Core Parameters - Advanced Parameters Tab
7. IOPLL Reconfig Intel® FPGA IP Core参考 x
7.1. IOPLL Reconfig IP Core中的 Avalon® -MM接口端口 7.2. 地址总线和数据总线设置
7.2. 地址总线和数据总线设置 x
7.2.1. 高级模式重配置的地址总线和数据总线设置 7.2.2. 时钟门控重配置的输出时钟和相应数据比特设置 7.2.3. IOPLL Reconfig IP Core的动态相移的数据总线设置
7.2.1. 高级模式重配置的地址总线和数据总线设置 x
7.2.1.1. 带宽控制和电荷泵的数据总线设置 7.2.1.2. Ripplecap的数据总线设置
1. Intel® Stratix® 10时钟和PLL概述
2. Intel® Stratix® 10时钟和PLL体系结构和特性
3. Intel® Stratix® 10时钟和PLL设计考量
4. Intel® Stratix® 10时钟和PLL实现指南
5. 时钟控制 Intel Stratix 10 FPGA IP Core参考
6. IOPLL Intel® FPGA IP Core参考
7. IOPLL Reconfig Intel® FPGA IP Core参考
8. Intel® Stratix® 10时钟和PLL用户指南存档
9. Intel® Stratix® 10时钟和PLL用户指南的文档修订历史

9. Intel® Stratix® 10时钟和PLL用户指南的文档修订历史

文档版本 Intel® Quartus® Prime版本 修订内容
2018.05.07 18.0
  • 对设计建议用户指南添加了一个链接，以获得关于 Intel® Quartus® Prime软件中时钟分配的信息。
  • 阐明了使用额外的外部软核逻辑可以选择性地使动态时钟切换无毛刺。
  • 对 Intel® Stratix® 10器件中的PLL特性表增添了一个关于源同步补偿模式和正常模式的非专用反馈路径的注释。
  • 对 Intel® Stratix® 10器件的I/O PLL高级结构图增添了一个关于源同步补偿模式和正常模式的非专用反馈路径的注释。
  • 更新了时钟反馈模式部分中的内核时钟补偿方法。
  • 更新了直接补偿模式部分。
  • 在时钟倍频和分频部分中添加了关于正常模式或者源同步补偿模式下的非专用反馈路径的信息。
  • 更新了PLL级联部分。
  • 更新了以下部分的描述，阐明mgmt_clk和scanclk信号必须是自由运行的。
    • 指南：I/O PLL重配置
    • Intel® Stratix® 10器件的IOPLL Reconfig IP Core中的 Avalon® -MM接口端口
  • 添加了关于高级模式配置的信息。
    • 在 IOPLL Reconfig IP Core重配置模式表中增添了高级模式配置。
    • 增添了新章节：高级模式重配置。
    • 增添了新表：高级模式重配置的地址总线和数据总线设置。
    • 增添了新表：带宽控制和电荷泵的数据总线设置。
    • 增添了新表：Ripplecap的数据总线设置。
  • 在.mif流重配置部分中添加了对.mif流重配置的重新校准的注释。
  • 更正了动态相移重配置部分中的步骤3。
  • 更正了Waveform Example for .mif Streaming Reconfiguration Design Example图中的 mgmt_address[7:0]和mgmt_writedata[7:0]的波形。
  • 删除了以下部分中的fPLL的动态相移特性：
    • 删除了fPLL的相移分辨率，更新了 Intel® Stratix® 10器件中的PLL特性表中的相移分辨率的注释。
    • 删除了可编程相移部分中的fPLL的描述。
    • 删除了PLL重配置和动态相移部分中的fPLL的描述。
  • 在 IOPLL IP Core Parameters - PLL Tab for Intel® Stratix® 10 Devices表中增添了Compensated Outclk和Use Nondedicated Feedback Path参数。
  • 在 IOPLL IP Core Parameters - Cascading Tab表中添加了Create a permit_cal signal to connect with an upstream PLL参数。
  • 在 Intel® Stratix® 10器件的IOPLL端口表中增添了permit_cal端口。
  • 根据Intel重命名规则对以下IP core进行了重命名：
    • 将Intel FPGA IOPLL Reconfig IP core重命名为IOPLL Reconfig Intel FPGA IP core。
    • 将Intel FPGA IOPLL IP core重命名为IOPLL Intel FPGA IP core。
    • 将Stratix 10 Clock Control IP core重命名为Clock Control Intel Stratix 10 FPGA IP core。
日期 版本 修订内容
2017年12月 2017.12.07
  • 更新了时钟区域中的专用时钟资源图。
  • 更新了可编程时钟布线部分的描述。
  • 更新了 Intel® Stratix® 10时钟输入管脚资源表。
    • 增添了 Intel® Stratix® 10 TX和 MX器件的资源。
    • 更新了以下器件的资源：
      • GX 1650
      • GX 2100
      • SX 1650
      • SX 2100
      • GX 2500
      • GX 2800
      • SX 2500
      • SX 2800
  • 对 Intel® Stratix® 10可编程时钟布线资源表中的核心信号增添了注释。
  • 更新了Clock Gating and Clock Divider in Intel® Stratix® 10 Clock Network图。
  • 添加了链接并更新了Root Clock Gate部分中的描述。
  • 添加了链接并更新了Sector Clock Gate部分中的描述。
  • 更新了Clock Gating Timing Diagram。
  • 更新了Clock Divider部分中的描述。
  • 更新了 Intel® Stratix® 10器件中的PLL特性表。
    • 更新了I/O PLL的C计数器分频因子。
    • 更新了相移分辨率的注释和fPLL的相移。
  • 更新了复位部分。
    • 更新了复位I/O PLL的条件的注释。
    • 删除了fPLL复位信号(pll_powerdown)的描述。
  • 更新了以下部分的描述。
    • 时钟反馈模式
    • 直接补偿模式
    • 源同步补偿模式
    • 正常补偿模式
  • 更新了PLL级联部分中的描述。
  • 增添了对自动时钟切换模式的要求。
  • 更新了手动时钟切换部分的描述。
  • 删除了指南：配置约束部分中关于使用.mif流的PLL重配置的指南。
  • 添加了IOPLL和IOPLL Reconfig IP cores的设计实例。
  • 更新了“Connectivity between the IOPLL and IOPLL Reconfig IP Cores in the Intel® Quartus® Prime Software”图中的端口名称。
  • 将以下部分中的reconfig_from_pll[9..0]更新成reconfig_from_pll[10..0]：
    • Connectivity between the IOPLL and IOPLL Reconfig IP Cores in the Intel® Quartus® Prime Software diagram
    • Connecting the IOPLL and IOPLL Reconfig IP Cores section
    • Avalon® -MM Interface Ports in the IOPLL Reconfig IP Core section
  • 对 IOPLL Reconfig IP Core重配置模式表增添了注释。
  • 更新了 Intel® Stratix® 10器件的时钟控制 IP Core参数表。
    • 更新了Ensure glitch free clock switchover描述。
    • 更新了Clock Enable Type描述。
    • 更新了Enable Register Mode值和描述。
  • 更新了 IOPLL IP Core Parameters - PLL Tab for Intel® Stratix® 10 Devices表中的 Multiply Factor (M-Counter)合法值。
  • 更新了 IOPLL IP Core Parameters - Settings Tab for Intel® Stratix® 10 Devices表。
    • 将参数Enable access to PLL LVDS_CLK/LOADEN output port更新成Access to PLL LVDS_CLK/LOADEN output port，并更新了合法值和说明。
  • 更新了 Intel® Stratix® 10器件的IOPLL端口表中的extswitch端口。
  • 更新了Dynamic Phase Shift Ports in the IOPLL IP Core表中的updn说明。
  • 更新了Data Bus Setting for Dynamic Phase Shift for IOPLL Reconfig IP Core表中data[3]和data[7:4]的说明。
  • 更新了以下术语：
    • 将LogicLock Plus更改成Logic Lock
    • 将TimeQuest Timing Analyzer更改成Timing Analyzer
  • 更新了以下IP名称：
    • 将Altera IOPLL更改成IOPLL
    • 将Altera IOPLL Reconfig更改成IOPLL Reconfig
    • 将Altera In-System Sources & Probe更改成In-System Sources & Probes
2017年5月 2017.05.26
  • 更新了以下部分：
    • Clock Sector
    • Programmable Clock Routing
    • Internal Logic
    • Zero-Delay Buffer Mode
    • External Feedback Mode
    • User Calibration
  • 更新了正常和源同步补偿模式的默认反馈模式。
  • 更新了L in Clock Multiplication and Division部分中的Post-Scale Counter的缩放因子。
  • 更新了以下部分中的fPLL的最小相移增量：
    • Programmable Phase Shift
    • PLL Reconfiguration and Dynamic Phase Shift
  • 将“PLL校准”部分中的CLKUSR更改成OSC_CLK_1。
  • 更新了IOPLL IP core。
  • 增添了 Intel® Stratix® 10时钟和PLL设计考量章节。
  • 增添了IOPLL Reconfig IP core。
2016年10月 2016.10.31 首次发布。
二级标题