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1. Intel® Stratix® 10时钟和PLL概述
2. Intel® Stratix® 10时钟和PLL体系结构和特性
3. Intel® Stratix® 10时钟和PLL设计考量
4. Intel® Stratix® 10时钟和PLL实现指南
5. 时钟控制 Intel Stratix 10 FPGA IP Core参考
6. IOPLL Intel® FPGA IP Core参考
7. IOPLL Reconfig Intel® FPGA IP Core参考
8. Intel® Stratix® 10时钟和PLL用户指南存档
9. Intel® Stratix® 10时钟和PLL用户指南的文档修订历史
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7.2.2. 时钟门控重配置的输出时钟和相应数据比特设置
输出时钟 | 数据总线比特设置(二进制) | |
---|---|---|
C0 | data[0] | Gated = 1'b0 Ungated = 1'b1 |
C1 | data[1] | |
C2 | data[2] | |
C3 | data[3] | |
C4 | data[4] | |
C5 | data[5] | |
C6 | data[6] | |
C7 | data[7] |