仅对英特尔可见 — GUID: mcn1462263562030
Ixiasoft
1. Intel® Stratix® 10时钟和PLL概述
2. Intel® Stratix® 10时钟和PLL体系结构和特性
3. Intel® Stratix® 10时钟和PLL设计考量
4. Intel® Stratix® 10时钟和PLL实现指南
5. 时钟控制 Intel Stratix 10 FPGA IP Core参考
6. IOPLL Intel® FPGA IP Core参考
7. IOPLL Reconfig Intel® FPGA IP Core参考
8. Intel® Stratix® 10时钟和PLL用户指南存档
9. Intel® Stratix® 10时钟和PLL用户指南的文档修订历史
仅对英特尔可见 — GUID: mcn1462263562030
Ixiasoft
6.2. IOPLL IP Core端口和信号
端口名称 | 类型 | 条件 | 说明 |
---|---|---|---|
refclk | Input | 需要 | 驱动I/O PLL的参考时钟源。 |
rst | Input | 需要 | 输出时钟的异步复位端口。驱高此端口,将所有输出时钟复位成0。 |
fbclk | Input | 可选 | I/O PLL的外部反馈输入端口。 当I/O PLL在外部反馈模式或零延时缓冲模式下工作时,IOPLL IP core会创建此端口。为了完成反馈环路,在fbclk端口和I/O PLL的外部时钟输出端口之间必须进行电路板级的连接。 |
fboutclk | Output | 可选 | 通过模拟电路驱动fbclk端口的端口。 fboutclk端口仅在I/O PLL处于外部反馈模式时可用。 |
zdbfbclk | Bidirectional | 可选 | 连接到模拟电路的双向端口。此端口必须连接到一个双向管脚,此双向管脚布局在I/O PLL的正反馈专用输出管脚上。 zdbfbclk端口仅在I/O PLL处于零延迟缓存模式时可用。 |
locked | Output | 可选 | 当PLL获得锁(lock)时,IOPLL IP core驱高此端口。只要I/O PLL处于锁定状态,此端口就会保持高电平。当参考时钟和参考时钟的相位和频率相等或者在锁定电路容差内,I/O PLL会置位locked端口。当两个时钟信号之差超出锁定电路容差时,I/O PLL会失锁。 |
refclk1 | Input | 可选 | 驱动I/O PLL以实现时钟切换特性的第二个参考时钟源。 |
extswitch | Input | 可选 | 低电平有效信号(active low signal)。置位extswitch信号为低电平(1’b0)至少三个时钟周期以手动切换时钟。 |
activeclk | Output | 可选 | 输出信号,表明I/O PLL使用的是哪个参考时钟源。 |
clkbad | Output | 可选 | 输出信号,表明参考时钟源的状态是否正常。 |
cascade_out | Output | 可选 | 馈送到下游I/O PLL中的输出信号。 |
adjpllin | Input | 可选 | 从上游I/O PLL馈送的输入信号。 |
outclk_[] | Output | 可选 | 来自I/O PLL的输出时钟。 |
permit_cal | Input | 可选 | 这是下游I/O PLL的一个输入端口。将此permit_cal端口连接到上游I/O PLL的locked输出端口。连接此permit_cal端口可确保以正确的顺序校准级联的I/O PLL。 |