仅对英特尔可见 — GUID： sbu1520273788966
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1. Intel® FPGA SDK for OpenCL™ Pro Edition最佳实践指南介绍
2. 查看您Kernel的report.html文件
3. OpenCL内核设计概念
4. OpenCL内核设计最佳实践
5. 分析（Profiling）您的内核来识别性能瓶颈
6. 提高单个Work-Item内核性能的策略
7. 提高NDRange内核数据处理效率的策略
8. 提高存储器访问效率的策略
9. 优化FPGA面积使用的策略
10. 优化英特尔 Stratix 10 OpenCL设计的策略
11. 提高主机应用程序性能的策略
12. Intel® FPGA SDK for OpenCL™ Pro版最佳实践指南存档
A. Intel® FPGA SDK for OpenCL™ Pro版最佳实践指南修订历史
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10.6.1. 复位建议
Intel® 提供关于如何处理英特尔 Stratix 10 OpenCL设计中的复位。 Intel® FPGA SDK for OpenCL™ Offline Compiler自动应用这些建议。如果您正在开发RTL库，则应该实现这些知道获得最佳性能。
对于非英特尔 Stratix 10器件的传统FPGA RTL，常规做法是不加区别地复位每个寄存器以便于实现，而不会对性能产生负面影响。然而，要提高您英特尔 Stratix 10设计的性能，就必须最大程度地减少复位次数。
注： 如果寄存器未复位，则复位扇出（fanout）信号减去一。
您的英特尔 Stratix 10设计中避免不必要的复位，原因如下：
- 由此产生的高扇出（high-fanout）信后会阻止英特尔 Quartus Prime Pro Edition软件的重定时器找出满意的解决方案。
有关更深入的解释，请参阅 英特尔 Stratix 10 高性能设计手册中避免广播信号小节。请注意，术语“广播信号”指得是高扇出信号。
- 某些情况下，简单地复位寄存器，无论它是否高扇出复位信号，都足以降低您英特尔 Stratix 10设计的性能。
有关更深入的解释，请参阅英特尔 Stratix 10 高性能设计手册中的同步复位和限制小节。
Intel® 建议的复位设计指南，如下：
- 要提高英特尔 Stratix 10设计性能，请勿通过复位不会保持内部状态的寄存器来减少复位扇出。
- 必须保证复位信号在至少50个时钟周期内保持有效。通过“刷新”（"flushing” ）具有内部状态的寄存器链来使用这个有保证的置位。
- 对于深度不超过15个流水线寄存器的可停顿RTL模块，或者深度不超过25个流水线寄存器的可停顿RTL模块，您可以选择在RTL模块内部流水线化复位信号来进行扇出管理。如果RTL模块足够大，流水线复位信号可能会改善设计性能。